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J-GLOBAL ID：202002262065248324   整理番号：20A0876647

商用SRAMのための外部ビットインタリービング【JST・京大機械翻訳】

External Bit Interleaving for Commercial SRAM

著者 (2件)： Fateev Ivan (National Research University of Electronic Technology ”MIET”,Moscow, Zelenograd,Russia) ,  Chaplygin Yury A. (National Research University of Electronic Technology ”MIET”,Moscow, Zelenograd,Russia)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： EIConRus  ページ： 1795-1798  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 複雑な計算と処理システムにおける需要の増加により,チップ上のシステム(SoC)が広くなっている。SoCの大部分はオンチップメモリであり,これは単一イベント効果(SEE)に敏感である。本論文において,SEEに対するメモリシステムのロバスト性を増加させる技術を提案した。この技術は,商用SRAMモジュールにおける外部ビットインタリービングに基づいて,データ単語の同時アップセット多重ビットの確率を減少させるために専用である。提案手法の実装により,面積ペナルティ(メモリの32KBに対して約0.15%)をわずかに増加させた。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 記憶方式 ,  ペナルティ ,  単語 ,  *SRAM ,  記憶装置 ,  ロバスト性
準シソーラス用語： オンチップメモリ ,  システムオンチップ ,  *ビットインタリービング , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (2件)： SRAM ,  ビットインタリービング