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J-GLOBAL ID：202002262662856528   整理番号：20A0873077

二値重み付きパルス展開を用いた全ディジタル・コスト効率の良いCMOSディジタル・ツー・タイム変換器【JST・京大機械翻訳】

All-Digital Cost-Efficient CMOS Digital-to-Time Converter Using Binary-Weighted Pulse Expansion

著者 (3件)： Chen Chun-Chi (Department of Electronic Engineering, National Kaohsiung University of Science and Technology, Kaohsiung City, Taiwan) ,  Hwang Chorng-Sii (Department of Electrical Engineering, National Yunlin University of Science and Technology, Douliu, Taiwan) ,  Chang Kai-Hsiang (Department of Electronic Engineering, National Kaohsiung University of Science and Technology, Kaohsiung City, Taiwan)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 28  号： 4  ページ： 1094-1098  発行年： 2020年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,二値加重パルス展開を革新的に適用する,費用効率の良い全ディジタルCMOSディジタル-時間変換器(DTC)について述べた。DTCは,パルス発生(t_p)のためのパルス発生器(PG),ディジタルから時間への変換のための主回路としての二値加重パルス拡張回路(BWPEC),およびt_p除去のための時間サブトラクタ(TS)から成る。元のパルス拡張ユニット(PEU)と比較して,複雑さの減少と線形パルス拡大を有する新しいPEUを二値加重操作のために開発した。二値加重PEUによるBWPECの使用は,元の無負荷パルス拡張回路(PEC)と比較して,より低い回路複雑性を示し,回路コストを大幅に低減した。4ビット全ディジタルDTCのプロトタイプを,台湾半導体製造会社(TSMC)0.35μm CMOSプロセスを用いて製作した。作製したDTCは0.02mm2の面積を示し,2倍の改善を達成した。測定した分解能は約5psで,積分非線形性は-1.2-1最小有意ビット(LSB)であった。高度なCMOSプロセスを必要とせずに,簡単な構造をもつパルス変動技術は,微細な分解能を容易に達成することができる。DTCは,二値重みと低い回路複雑性を有するコスト効率的パルス拡大を特徴とした。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： パルス発生器 ,  無負荷 ,  変換器 ,  分解能 ,  減算器 ,  プロトタイプ ,  台湾 ,  線形性 ,  *パルス ,  *CMOS ,  ディジタル方式
準シソーラス用語： CMOSプロセス ,  複雑性 ,  パルス発生 ,  *コスト効率 , 【Automatic Indexing@JST】

分類 (2件)： レーダ  (ND13010H) ,  生体計測  (EL03020C)

タイトルに関連する用語 (7件)： 二値 ,  パルス ,  展開 ,  ディジタル ,  コスト効率 ,  CMOS ,  変換器