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J-GLOBAL ID：202002265159802188   整理番号：20A0965711

バルクCMOSにおける超低電力近閾値動作のためのセルライブラリサイジング方法論の評価【JST・京大機械翻訳】

Evaluating Cell Library Sizing Methodologies for Ultra-Low Power Near-Threshold Operation in Bulk CMOS

著者 (5件)： Wuerdig Rodrigo N. (Federal University of Rio Grande do Sul (UFRGS),Informatics Institute - PGMICRO,Porto Alegre,Brazil) ,  Lima Vitor G. (Federal University of Rio Grande do Sul (UFRGS),Informatics Institute - PGMICRO,Porto Alegre,Brazil) ,  Baumgratz Filipe (Federal University of Rio Grande do Sul (UFRGS),Informatics Institute - PGMICRO,Porto Alegre,Brazil) ,  Soares Rafael (Federal University of Pelotas (UFPEL),Pelotas,Brazil) ,  Bampi Sergio (Federal University of Rio Grande do Sul (UFRGS),Informatics Institute - PGMICRO,Porto Alegre,Brazil)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： LASCAS  ページ： 1-4  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： CMOS標準セルライブラリの近閾値(NTV)動作のための異なるトランジスタサイジング方法論の系統的評価をここで提示した。この方法は,面積,最大到達可能周波数,エネルギー消費,および対称遷移sleのような異なるライブラリ設計最適化目標を相関させるために開発された。バルク40nm CMOS技術のための最小エネルギーV_DD供給のためのNTVセルを最適化するための考察を行った。サイジングは,小規模のセル(NOR,NAND,およびインバータの3つの異なる駆動強度で),およびエネルギー,遅延,および面積の結果に対して,市販のセルライブラリと比較して最適化される。著者らの結果は,それぞれの定義されたトレードオフ(エネルギー遅延,面積遅延,スルーレート)に対して最良のW_pmos/W_nmos比を確立し,一方,低供給では約300mVで動作する。この電圧は,考慮した40nm CMOS技術における論理の最大エネルギー効率を可能にした。提案した方法は,NTVに対するエネルギー効率を高めるための簡単な手法としての方法論を確立するので,任意のCMOS技術に適用できる。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  対称性 ,  電圧 ,  *サイジング ,  エネルギー消費 ,  エネルギー効率 ,  *CMOS
準シソーラス用語： スルーレート ,  *セルライブラリ ,  最小エネルギー原理 ,  設計最適化 ,  *超低消費電力 ,  CMOS技術 ,  NAND , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： バルク ,  CMOS ,  超低電力 ,  閾値 ,  方法論 ,  評価