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J-GLOBAL ID：202002266085760783   整理番号：20A0954601

7.2 12nmプログラマブル畳込み効率の良い神経処理ユニットチップが825TOPSを達成する【JST・京大機械翻訳】

7.2 A 12nm Programmable Convolution-Efficient Neural-Processing-Unit Chip Achieving 825TOPS

著者 (33件)： Jiao Yang (Alibaba,Sunnyvale,CA) ,  Han Liang (Alibaba,Sunnyvale,CA) ,  Jin Rong (Alibaba,Seattle,WA) ,  Su Yi-Jung (Alibaba,Sunnyvale,CA) ,  Ho Chiente (Alibaba,Sunnyvale,CA) ,  Yin Li (Alibaba,Shanghai,China) ,  Li Yun (Alibaba,Sunnyvale,CA) ,  Chen Long (Alibaba,Sunnyvale,CA) ,  Chen Zhen (Alibaba,Sunnyvale,CA) ,  Liu Lu (Alibaba,Shanghai,China) ,  He Zhuyu (Alibaba,Shanghai,China) ,  Yan Yu (Alibaba,Shanghai,China) ,  He Jun (Alibaba,Shanghai,China) ,  Mao Jun (Alibaba,Shanghai,China) ,  Zai Xiaotao (Alibaba,Shanghai,China) ,  Wu Xuejun (Alibaba,Shanghai,China) ,  Zhou Yongquan (Alibaba,Shanghai,China) ,  Gu Mingqiu (Alibaba,Sunnyvale,CA) ,  Zhu Guocai (Alibaba,Sunnyvale,CA) ,  Zhong Rong (Alibaba,Sunnyvale,CA) ,  Lee Wenyuan (Alibaba,Sunnyvale,CA) ,  Chen Ping (Alibaba,Sunnyvale,CA) ,  Chen Yiping (Alibaba,Sunnyvale,CA) ,  Li Weiliang (Alibaba,Shanghai,China) ,  Xiao Deyu (Alibaba,Shanghai,China) ,  Yan Qing (Alibaba,Shanghai,China) ,  Zhuang Mingyuan (Alibaba,Shanghai,China) ,  Chen Jiejun (Alibaba,Shanghai,China) ,  Tian Yun (Alibaba,Shanghai,China) ,  Lin Yingzi (Alibaba,Shanghai,China) ,  Wu Wei (Alibaba,Shanghai,China) ,  Li Hao (Alibaba,Hangzhou,China) ,  Dou Zesheng (Alibaba,Hangzhou,China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ISSCC  ページ： 136-140  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 畳込みニューラルネットワーク(CNN)は,データセンターにおける重要な応用を表し,それは加速器を呼ぶ。1)CNN計算に有効である。2)コスト効率が高い。そして,3)アルゴリズムアップグレードのための適切なプログラミング柔軟性を有する。市場におけるそのようなチップの利用可能性を欠いて,著者ら自身を設計した。マトリックス乗算(MM)とコンボリューション(CONV)は,集中的な計算を必要とするトップ-2の深い学習(DL)操作である。GPUs[6],[7],TPU[9],およびいくつかの新しいAIチップ[3],[4]のような多くの既存の加速器をGEMMのために構築した。GEMMエンジン上でCONVを計算すると,1つは,一般的なマトリックスに画像を平坦化するために,img2col()変換を必要とする。これは巨大なデータインフレーションを導入し,不必要な余分な計算と記憶をもたらすが,また,I/Oとメモリに対する演算強度と境界性能を減少させる。[5]のようないくつかの加速器はCONVアーキテクチャを直接利用するが,より大きいがバランスのとれた計算電力を単一チップに統合することは非常に困難である。さらに,DLアルゴリズムの高速進化により,データセンタシナリオに対する専用ASICの代わりにプログラマブルニューラル処理ユニット(NPU)を設計することが重要である。上記の要求を満たすために,著者らのNPUは操作融合粗粒命令の制御の下でCONV効率的であるように構築されている。それは,大きなSRAMのみの設計によるスクイーズ計算により可能な限り多くの計算能力を統合する。また,それは,予想される前向きな機能性のための範囲を持つ命令セットアーキテクチャ(ISA)を介してプログラミング柔軟性を提供する。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  加速器 ,  記憶装置 ,  *畳込み ,  インフレーション ,  学習 ,  電力 ,  演算 ,  データセンタ ,  柔軟性 ,  SRAM ,  命令セット ,  計算機アーキテクチャ ,  ASIC
準シソーラス用語： コスト効率 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： 畳込み ,  神経 ,  処理ユニット