文献

J-GLOBAL ID：202002267526131349   整理番号：20A0906805

フラッシュにおけるしきい値論理【JST・京大機械翻訳】

Threshold Logic in a Flash

著者 (5件)： Wagle Ankit (Arizona State University) ,  Singh Gian (Arizona State University) ,  Yang Jinghua (Arizona State University) ,  Khatri Sunil (Texas A&M University) ,  Vrudhula Sarma (Arizona State University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ICCD  ページ： 550-558  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,閾値論理ゲート(二値パーセプトロン)の新しい設計とその標準セルとしての実装について述べた。フラッシュ閾値論理(FTL)と呼ばれるこの新しいセル構造は,閾値関数に関連する重みを実現するために浮動ゲート(フラッシュ)トランジスタを使用する。フラッシュトランジスタの閾値電圧は,重みの代理として役立つ。FTLセルは,クロックエッジ上の閾値関数を計算する,多入力,エッジトリガのフリップフロップとして等価的に見ることができる。その結果,それはASICの自動合成に使用できる。FTLセルにおけるフラッシュトランジスタの使用は,製造後の重みのプログラミングを可能にし,それにより,鋳造または逆エンジニアリングによるその機能の発見を妨げる。本論文は,FTLセルの設計と特性に焦点を合わせた。修正パーセプトロン学習アルゴリズムを用いて,特定の閾値関数に対するFTLセルの重みをプログラミングするための新しい方法を提案した。アルゴリズムをさらに拡張して,プロセス変動の存在下での設計のロバスト性を最大化するために重みを選択した。FTL回路は40nm技術で設計され,従来の静的CMOS設計における同じ機能の等価実装と比較して,面積(79.7%),電力(61.1%),性能(42.5%)の大幅な改善を実証した。モンテカルロシミュレーションを用いて,ロバスト性を目標とする重み選択を実証した。本論文では,FTLセルが製造後のタイミング誤差の固定にどのように使用できるかを示した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  トランジスタ ,  電力 ,  *閾値論理 ,  双安定回路 ,  ロバスト性 ,  パーセプトロン ,  ASIC ,  学習アルゴリズム ,  フローティングゲート ,  CMOS
準シソーラス用語： プロセス変動 ,  モンテカルロシミュレーション ,  閾値電圧 ,  タイミング誤差 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (2件)： フラッシュ ,  しきい値論理