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J-GLOBAL ID：202002274856959010   整理番号：20A0834529

FPGA上の畳込みニューラルネットワーク加速器【JST・京大機械翻訳】

Convolutional Neural Network Accelerator on FPGA

著者 (7件)： Wang Hong (ZTE Microelectronics Research Institute,P. R. China) ,  Zhang Xiao (ZTE Microelectronics Research Institute,P. R. China) ,  Kong Dehui (ZTE Microelectronics Research Institute,P. R. China) ,  Lu Guoning (ZTE Microelectronics Research Institute,P. R. China) ,  Zhen Degen (ZTE Microelectronics Research Institute,P. R. China) ,  Zhu Fang (ZTE Corporation,P. R. China) ,  Xu Ke (State Key Laboratory of Mobile Network and Mobile Multimedia Technology,P. R. China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： ICTA  ページ： 61-62  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,畳込みニューラルネットワーク加速器(CNNA)の設計とFPGA実装を提示した。2種類のスパース性,ゼロ値重みとゼロ値入力特徴マップを利用して,電力を節約した。この設計は,外部メモリアクセスを低減するための階層的メモリ構成を特徴とする。帯域幅圧縮と減圧も提案し,外部メモリ帯域幅を低減した。メモリ利用を最大化するために,統一されたスクラッチメモリを動的に層毎に構成することができる。提案したCNNAをXilinx高レベル合成(HLS)言語で設計し,ZCU102ボード上に実装した。全体で2048の多重集積(MAC)ユニットによって,設計は250MHzで実行するとき,1TOPSコンピューティングパワーを提供することができた。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加速器 ,  言語 ,  帯域幅 ,  外部記憶装置 ,  *FPGA ,  記憶装置 ,  電力 ,  多重化
準シソーラス用語： 特徴マップ ,  スパース性 ,  FPGA実装 ,  *畳込みニューラルネットワーク , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： FPGA ,  畳込みニューラルネットワーク ,  加速器