文献

J-GLOBAL ID：202002275892716963   整理番号：20A2258782

適応クロッキングと増分制御スキームを用いた高合成可能0.5~1.0Vディジタル低ドロップアウトレギュレータ【JST・京大機械翻訳】

A Highly Synthesizable 0.5-to-1.0-V Digital Low-Dropout Regulator With Adaptive Clocking and Incremental Regulation Scheme

著者 (3件)： Oh Jonghyun (Department of Electrical and Computer Engineering, Seoul National University, Seoul, South Korea) ,  Park Jun-Eun (Department of Electrical and Computer Engineering, Seoul National University, Seoul, South Korea) ,  Jeong Deog-Kyoon (Department of Electrical and Computer Engineering, Seoul National University, Seoul, South Korea)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 67  号： 10  ページ： 2174-2178  発行年： 2020年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本短報では,適応クロックと増分制御スキームに基づく高度に合成可能なディジタル低ドロップアウトレギュレータ(DLDO)を示した。これらの特徴により,シフトレジスタのクロック周波数は負荷電圧に従って適応的に変化し,電圧-ユニット分解能パスゲートを用いて1クロック遷移で電圧ドループの殆どが安定に回復した。さらに,DLDOは,パスゲートとオンチップ金属-酸化物-金属(MOM)出力キャパシタを除き,自動位置およびルート(P&R)プロセスを用いて完全に合成される。したがって,合成可能なDLDOは,設計コストが低いスケーラブルで携帯可能なアーキテクチャを提供する。提案したDLDOは,0.0056mm2の活性面積を有する28nm CMOS技術で製作した。入力と出力電圧の範囲は,それぞれ0.5Vから1.0Vと0.45Vから0.95Vであった。2mAの負荷電流ステップから5nsのスリーブによる回復の間,DLDOは92mVの電圧ドループと83nsの沈降時間を達成した。静止電流は7.87ΩμAであり,最大負荷電流とピーク電流効率は0.5V供給で,それぞれ4mAと99.8%であった。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： コンデンサ ,  沈降 ,  *電圧 ,  電流 ,  酸化物 ,  クロック ,  シフトレジスタ ,  スリーブ ,  計算機アーキテクチャ ,  CMOS
準シソーラス用語： オンチップ ,  負荷電流 ,  ピーク電流 ,  クロック周波数 ,  出力電圧 , 【Automatic Indexing@JST】

分類 (1件)： パターン認識  (JE07000S)

タイトルに関連する用語 (5件)： 適応 ,  クロッキング ,  増分 ,  制御スキーム ,  ディジタル