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J-GLOBAL ID：202002277090442355   整理番号：20A2277986

0.23V送信機とサブ10μmコイル設計による3Dスタックメモリのための面積効率の良いマルチホップ誘導結合インタフェイス【JST・京大機械翻訳】

Area-Efficient Multihop Inductive Coupling Interface for 3D-Stacked Memory With 0.23-V Transmitter and Sub-10-μm Coil Design

著者 (5件)： Shiba Kota (Graduate School of Engineering, The University of Tokyo, Tokyo, Japan) ,  Omori Tatsuo (Graduate School of Engineering, The University of Tokyo, Tokyo, Japan) ,  Usui Masahiro (Graduate School of Science and Technology, Keio University, Yokohama, Japan) ,  Hamada Mototsugu (Graduate School of Engineering, The University of Tokyo, Tokyo, Japan) ,  Kuroda Tadahiro (Graduate School of Engineering, The University of Tokyo, Tokyo, Japan)
資料名： IEEE Solid-State Circuits Letters  (IEEE Solid-State Circuits Letters)
巻： 3  ページ： 370-373  発行年： 2020年 
JST資料番号： W3688A  ISSN： 2573-9603  CODEN： ISCLCN  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 3-D積層高帯域幅メモリのための面積効率的低電力無線誘導結合インタフェイスを提示した。試験チップを40nmの相補型金属酸化物半導体(CMOS)技術で製作し,0.23-V NMOSプッシュインピーダンスプル送信機と7μm多層コイルを用いた1.5-Gb/s 2.2-pJ/ビット通信を実験的に確認した。低電圧送信機は,測定における従来のものと比較して,電力消費を55%低減した。提案した7μm多層コイルは,従来の単層のものと比べて,4.5倍だけの相互インダクタンスを改善する。このレターは,シミュレーションと測定に基づく多層コイル配線トポロジーについて議論する。リンク予算の最適化は,従来の構造と比較して7.1%の電力削減を達成した。この界面を用いて,8μm厚さのメモリダイと40nmのCMOSプロセスでのベースダイと3.6Gb/sの通信からなるメモリモジュールを外挿し,2.3-Tbps/mm2の面積効率と6.1-pJ/ビットのエネルギー効率を達成した。また,41-Tbps/mm20.1-pJ/ビットメモリ界面が7nm CMOSプロセスで達成可能であることを推定した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 位相幾何学 ,  界面 ,  *記憶装置 ,  最適化 ,  電力 ,  配線 ,  電力消費 ,  *送信機 ,  通信 ,  *三次元 ,  *電磁結合 ,  CMOS
準シソーラス用語： CMOSプロセス ,  低電圧 ,  ワイヤレス , 【Automatic Indexing@JST】

分類 (2件)： 半導体集積回路  (NC03162T) ,  マイクロ波・ミリ波通信  (ND08020W)

タイトルに関連する用語 (9件)： 送信機 ,  サブ ,  コイル設計 ,  3D ,  スタック ,  面積効率 ,  マルチホップ ,  誘導結合 ,  インタフェイス