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J-GLOBAL ID：202002281976864477   整理番号：20A2499860

低ジッタおよび高位相精度DRAM応用のためのサブレンジ位相補間器を用いた3段4段遅延ユニットを有するDLLベース直交クロック発生器【JST・京大機械翻訳】

A DLL-Based Quadrature Clock Generator With a 3-Stage Quad Delay Unit Using the Sub-Range Phase Interpolator for Low-Jitter and High-Phase Accuracy DRAM Applications

著者 (3件)： Yoon Youngbog (Department of Electronics Engineering, Korea University, Seoul, South Korea) ,  Park Hyunsu (Department of Electronics Engineering, Korea University, Seoul, South Korea) ,  Kim Chulwoo (Department of Electronics Engineering, Korea University, Seoul, South Korea)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 67  号： 11  ページ： 2342-2346  発行年： 2020年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 帯域幅成長によるペースを保つ努力において,DRAMは,1クロックサイクルにおいて4つのデータを転送するために,4つのデータレート(QDR)を採用した。最近のグラフィックメモリでは,QDRは位相同期ループ(PLL)により実装されている。しかし,その高電力消費とハードウェアコストのために,PLLをメインとモバイルメモリに適用することは難しい。したがって,PLLを置き換えるために,新しい遅延同期ループベースの直交クロック発生器(DLL-QCG)を提案した。低電力と小面積で非常に微細な分解能を達成するために,位相補間器(PI)にサブレンジ技術を採用した。小さな分解能は,従来の全ディジタルDLL-QCGのジッタ蓄積効果を軽減し,位相誤差を低減する。サブレンジPIの導入で,遅延線構造は,2段階(粗製)から3段階(粗製ファインファイナ)に変化した。これを制御するために,著者らは,また,ファインからファイアでのシームレス境界スイッチングを通してクロック品質を確実にする新しい制御装置を開発した。1V電源電圧と0.0072mm2の面積を有する28nm CMOS FDSOI技術を用いて回路を作製した。それは1.8から2.5GHzまで動作し,直交位相コレクタなしで3.35°から6.35°の位相誤差を達成した。さらに,動作帯域幅で測定したRMSとピーク対ピークジッタは,それぞれ1.05~1.71psと8.4~12psであった。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 記憶装置 ,  *クロック ,  位相同期ループ ,  遅延線 ,  *ジッタ ,  ハードウェア ,  *位相 ,  帯域幅 ,  *直交性 ,  *DRAM ,  携帯電話 ,  CMOS
準シソーラス用語： 電源電圧 ,  *クロック発生器 ,  位相誤差 , 【Automatic Indexing@JST】

分類 (1件)： パターン認識  (JE07000S)

タイトルに関連する用語 (10件)： 低ジッタ ,  位相 ,  DRAM ,  応用 ,  サブ ,  レンジ ,  補間器 ,  遅延 ,  DLL ,  クロック発生器