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J-GLOBAL ID：202002282004231550   整理番号：20A1796110

アーキテクチャからテンソル化への深層学習プロセッサのためのプログラム可能性の調査【JST・京大機械翻訳】

Exploring the programmability for deep learning processors from architecture to tensorization

著者 (5件)： Chen Chixiao (University of Washington) ,  Peng Huwan (University of Washington) ,  Liu Xindi (University of Washington) ,  Ding Hongwei (University of Washington) ,  Shi C.-J. Richard (University of Washington)
資料名： ACM Proceedings  (ACM Proceedings)
号： DAC ’18  ページ： 1-6  発行年： 2018年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,命令およびFabric Programmable Neuron Array(iFPNA)アーキテクチャ,その28nm CMOSチッププロトタイプ,および畳み込みニューラルネットワーク(CNN),リカレントニューラルネットワーク(RNN),およびチップ上の完全接続(FC)ネットワークを含む多様な深層学習ニューラルネットワーク(DNN)の加速のためのコンパイラを提示した。iFPNAアーキテクチャは,スケーラビリティのためのスライス構造において,フィールドプログラマブルゲートアレイ(FPGA)のように,論理レベル再構成性を有する命令レベルプログラマビリティをインストラクションセットアーキテクチャ(ISA)と結びつける。4つのデータフローモデル,すなわち,重量定常,入力定常,列静止およびトンネル静止を,種々のDNNデータと計算依存性の抽象として記述した。iFPNAコンパイラは,大きなサイズのDNNをより小さなネットワークに分割し,それぞれは,4つのデータフローモデルの1つまたは1つの混合物を用いて,基礎となるiFPNAプロセッサのために生成された,最適化され,コードされる。実験結果は,最先端の大型CNN,RNN,およびFCネットワークがiFPNAプロセッサにマッピングされ,ASIC性能に近いことを示した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  *テンソル ,  コンパイラ ,  ネットワーク ,  ニューラルネットワーク ,  *演算プロセッサ ,  命令セット ,  *計算機アーキテクチャ ,  ASIC ,  FPGA ,  CMOS
準シソーラス用語： リカレントニューラルネットワーク ,  データフロー ,  *深層学習 ,  畳込みニューラルネットワーク , 【Automatic Indexing@JST】

著者キーワード (5件)： データフロー ,  深層学習プロセッサ ,  領域特異的命令セット ,  ニューラルネットワーク ,  テンソル化

分類 (2件)： 人工知能  (JE08000Z) ,  ニューロコンピュータ  (JC06010Q)

タイトルに関連する用語 (6件)： アーキテクチャ ,  テンソル ,  深層学習 ,  プロセッサ ,  可能性 ,  調査