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J-GLOBAL ID:202002283627837897   整理番号:20A2277044

テールキャパシタ補償技術による37±40GHz低位相不均衡CMOS減衰器【JST・京大機械翻訳】

A 37-40-GHz Low-Phase-Imbalance CMOS Attenuator With Tail-Capacitor Compensation Technique
著者 (7件):
資料名:
巻: 67  号: 10  ページ: 3400-3409  発行年: 2020年 
JST資料番号: C0226B  ISSN: 1549-8328  CODEN: ITCSCH  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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5G応用のための低位相変動を有するKaバンド5ビットCMOSディジタルステップ減衰器(DSA)を示した。減衰器セルは,従来のスイッチ減衰器の位相変動を緩和するために最適化した。シャント抵抗器と直列接続したテールキャパシタを用いて,双曲線関数特性を有する補正ネットワークを構築した。DSAは65nm CMOSプロセスを用いて実行した。それは1.0dBステップで31dBの最大減衰範囲を有した。テールキャパシタの助けにより,DSAは,0.27dB未満の二乗平均平方根(rms)振幅誤差と37≦40GHzから3.7°未満のrms位相誤差を示し,これまで報告された最低誤差である。活性コアレイアウト面積は0.22mm2(0.51mm×0.42mm)であった。それは5G応用に適した性能を示した。DSAを位相/振幅制御チップに統合し,5Gシステムを構成した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (1件):
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半導体集積回路 

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