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J-GLOBAL ID：202002284443824711   整理番号：20A1796048

高次元および高シグマSRAM回路のための効率的なBayes歩留り推定法【JST・京大機械翻訳】

An efficient Bayesian yield estimation method for high dimensional and high sigma SRAM circuits

著者 (4件)： Zhai Jinyuan (Fudan University, Shanghai, China) ,  Yan Changhao (Fudan University, Shanghai, China) ,  Wang Sheng-Guo (University of North Carolina at Charlotte) ,  Zhou Dian (Fudan University, Shanghai, China and University of Texas at Dallas)
資料名： ACM Proceedings  (ACM Proceedings)
号： DAC ’18  ページ： 1-6  発行年： 2018年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 変動空間と計算集中回路シミュレーションの次元の増加とともに,現実的SRAMチップの正確で迅速な収率推定は,重要で複雑な挑戦のままである。本論文において,この提案方法は,次元が増加するにつれて,ほとんど一定の時間複雑性を持ち,そして,485D事例において,最先端の方法に関して,6x高速化を得た。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *歩留り ,  *高次元 ,  高速化 ,  *SRAM ,  回路シミュレーション
準シソーラス用語： 複雑性 ,  *推定法 ,  SRAMチップ , 【Automatic Indexing@JST】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： 高次元 ,  SRAM ,  歩留り推定