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J-GLOBAL ID：202002285064910684   整理番号：20A1863804

ミニバッチ勾配降下のためのスケーラブルハードウェアアクセラレータ【JST・京大機械翻訳】

Scalable Hardware Accelerator for Mini-Batch Gradient Descent

著者 (2件)： Rasoori Sandeep (University of California, Davis, Davis, CA, USA) ,  Akella Venkatesh (University of California, Davis, Davis, CA, USA)
資料名： ACM Proceedings  (ACM Proceedings)
号： GLSVLSI ’18  ページ： 159-164  発行年： 2018年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 勾配情報を使用する反復一次方法は,他の間で,SparkにおけるMADLib,Impala,Google脳,GraphLab,MLlibのような最新の統計的データ分析エンジンのコア計算カーネルを形成する。大きなモデルベクトルを共有するとき,メモリシステムによって誘発されたボトルネックのために,Hog野生のような最も進んだ並列確率勾配降下アルゴリズムでさえ,従来のチップマルチプロセッサに関して非常にスケーラブルでない。最新のFPGAにおける大量の埋込みメモリを利用して,フィールドプログラマブルゲートアレイ(FPGA)上の大規模並列勾配降下のためのスケーラブルアーキテクチャを提案した。共有データの高価な同期と同期の必要性を除去する新しいデータレイアウト機構を提案し,アーキテクチャをスケーラブルにする。Stratix V FPGA上の32-PEシステムは,64のGBメモリを有する14のコア/28スレッドIntel Xeon CPUにおける最先端の実装と比較して,性能の約5xの改善を示し,2.6GHzで動作する。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  *記憶装置 ,  ベクトル ,  キャッシュメモリ ,  記憶方式 ,  統計データ ,  計算機アーキテクチャ ,  FPGA ,  機械学習 ,  スレッド
準シソーラス用語： 埋込みメモリ ,  チップマルチプロセッサ ,  確率勾配 , 【Automatic Indexing@JST】

著者キーワード (7件)： キャッシュ ,  cpu ,  埋め込みメモリ ,  fpga ,  機械学習 ,  ミニバッチ勾配降下 ,  確率的勾配降下

分類 (5件)： ディジタル計算機方式一般  (JC02010O) ,  演算方式  (JC02020Z) ,  専用演算制御装置  (JC04030Y) ,  半導体集積回路  (NC03162T) ,  人工知能  (JE08000Z)

タイトルに関連する用語 (3件)： バッチ ,  勾配 ,  降下