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J-GLOBAL ID：202002287469812861   整理番号：20A1026884

3Dネットワークオンチップアーキテクチャの電力と性能解析【JST・京大機械翻訳】

Power and performance analysis of 3D network-on-chip architectures

著者 (2件)： Halavar Bheemappa (Computer Science and Engineering, M S Ramaiah Institute of Technology, Bengaluru, India) ,  Talawar Basavaraj (SPARK Lab, Computer Science and Engineering, National Institute of Technology Karnataka, India)
資料名： Computers and Electrical Engineering  (Computers and Electrical Engineering)
巻： 83  ページ： Null  発行年： 2020年 
JST資料番号： D0546B  ISSN： 0045-7906  CODEN： CPEEBQ  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 新しい3D集積回路(IC)は,電力,性能,およびスケーラビリティを改善するために3Dネットワークオンチップ(NoC)を採用する。NoCシミュレータはNoCの電力と性能を推定するためにマイクロアーキテクチャパラメータを使用する。著者らは,フロアプラン駆動ワイヤ長とリンク遅延推定を用いて,3DメッシュとButterfly Fat Tree(BFT)NoCアーキテクチャのための設計空間を調査した。遅延および電力モデルを,Thラフ Silicon Via(TSV)電力および遅延モデルを用いて拡張した。直列化を用いてTSV面積コストを低減した。バッファ空間はトポロジー間の公平な比較のために等しい。MeshおよびBFTトポロジー(2および4層)の6つの2Dおよび3D変異体の性能,ジュール当たりのフリート(FpJ)およびエネルギー遅延積(EDP)を,合成トラフィックパターンを注入することによって解析した。3D-4Lメッシュは,他のバリアントと比較して,より良い性能,エネルギー効率(4.5×まで),およびEDP(98%まで)を示した。これは水平リンクの全長が短く,TSVの数が大きい(3×)ためである。Copyright 2020 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 位相幾何学 ,  集積回路 ,  シミュレータ ,  *電力 ,  二次元 ,  *三次元 ,  フロアプラン ,  *計算機アーキテクチャ ,  *性能分析 ,  エネルギー効率
準シソーラス用語： 配線長 ,  マイクロアーキテクチャ ,  設計空間 ,  *ネットワークオンチップ ,  シリコン貫通ビア , 【Automatic Indexing@JST】

著者キーワード (5件)： ネットワークオンチップ(NoC)3D NoCトポロジー ,  スルーシリコンビア(TSV) ,  設計宇宙探査 ,  性能分析 ,  エネルギー遅延製品

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (4件)： 3D ,  ネットワークオンチップ ,  アーキテクチャ ,  性能解析