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J-GLOBAL ID：202002288565338521   整理番号：20A1036896

単一ハードウェアプラットフォーム上のマルチアークプロセッサ利用擬似並行多重命令セットアーキテクチャ(ISA)【JST・京大機械翻訳】

Multi-Arc Processor-Harnessing Pseudo-concurrent Multiple Instruction Set Architecture (ISA) Over a Single Hardware Platform

著者 (3件)： Narnolia Vishal (Department of CSE, Institute of Engineering & Management, Kolkata, India) ,  Jana Uddipto (Department of CSE, Institute of Engineering & Management, Kolkata, India) ,  Saha Tufan (Department of CSE, Institute of Engineering & Management, Kolkata, India)
資料名： Advances in Intelligent Systems and Computing  (Advances in Intelligent Systems and Computing)
巻： 1112  ページ： 535-548  発行年： 2020年 
JST資料番号： W5075A  ISSN： 2194-5357  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 強力で効率的なプロセッサの必要性をクエンチするために,開発者は,各コアが同じ目的を果たすかどうかにかかわらず,複数のコアを持つプロセッサを開発している。異なる命令セットアーキテクチャ(ISAs)をいくつかの特定のコアに組み込んだ。このような例は,複数のコアを持つだけでなく,専用のニューラル処理ユニット(NPUs)とグラフィックス処理ユニット(GPU)を持つ,現代の人工知能中心処理ユニット(AI-CPU)である。これらの特別な目的処理ユニット(PU)は,専用命令として複雑なジョブのようなマトリックス乗算を扱うために,異なるISAsで設計されている。このような増大は,余分なハードウェアのコスト,複数のタイプのインタフェイスと資源要件になっている。これを減らすために,様々な次元でカスタマイズできるカスタマイズ可能なISAsの開発を試み,異なるコアに絞り込むことができる。本研究の目的は,複数のハードウェア設計を可能にすることにより,不均一なISAsを持つプロセッサを設計する新しい手法であるマルチアークを導入することである。これは,必要なことに暗黙的にも明示的にも切り替えることができる複数の,全体的に異なるISAsをサポートすることができる。Copyright Springer Nature Singapore Pte Ltd. 2020 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 人工知能 ,  *多重化 ,  *ハードウェア ,  処理装置 ,  *演算プロセッサ ,  ハードウェア設計 ,  インタフェイス ,  *命令セット ,  *計算機アーキテクチャ ,  クエンチ ,  カスタム化
準シソーラス用語： ASIP ,  GPU【プロセッサ】 ,  行列積 , 【Automatic Indexing@JST】

著者キーワード (6件)： プロセッサ設計 ,  命令セットアーキテクチャ ,  異種ISAS ,  擬似並行アーキテクチャ実装 ,  汎用ASIP ,  スイッチングアーキテクチャ

分類 (1件)： 専用演算制御装置  (JC04030Y)

タイトルに関連する用語 (7件)： ハードウェア ,  プラットフォーム ,  擬似 ,  並行 ,  多重 ,  命令セット ,  アーキテクチャ