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J-GLOBAL ID：202002290354433733   整理番号：20A0856692

仮想データに基づく誤り訂正を用いた費用効果の高い信頼性のあるMLC PCMアーキテクチャ【JST・京大機械翻訳】

Cost-Effective Reliable MLC PCM Architecture Using Virtual Data Based Error Correction

著者 (3件)： Kwon Taehyun (System LSI Division, Samsung Electronics, Hwaseong, South Korea) ,  Imran Muhammad (Department of Electrical and Computer Engineering, Sungkyunkwan University, Suwon, South Korea) ,  Yang Joon-Sung (Department of Systems Semiconductor Engineering, Yonsei University, Seoul, South Korea)
資料名： IEEE Access  (IEEE Access)
巻： 8  ページ： 44006-44018  発行年： 2020年 
JST資料番号： W2422A  ISSN： 2169-3536  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： DRAMとフラッシュのような既存の電荷ベースのメモリは,それらのスケーリング限界に達している。相変化メモリ(PCM)は,その良好なスケーラビリティと低い漏れ電力により,最も有望な新しいメモリ技術の一つである。高い貯蔵密度を達成するためには,単一セルに2個以上のビットを貯蔵するPCMにおけるマルチレベルセル(MLC)動作が必要である。しかし,MLC PCMの多重貯蔵レベルにおける抵抗範囲の低減は,抵抗ドリフト現象のために多くのソフトエラーを導入する。MLC PCMの低い信頼性は,ストレージ密度と性能を厳しく劣化させることができる強い誤差補正コード(ECC)を必要とする。本論文では,MLC PCM信頼性,貯蔵密度および性能を改善するための費用対効果の高い信頼性のあるMLC PCMアーキテクチャを提案した。提案したアーキテクチャは,ECCオーバーヘッドを低減するために抵抗ドリフト問題のデータ依存性を利用する。簡単な状態マッピングを用いて,実際のデータサイズの半分である仮想データを生成した。ECCパリティビットは,実際のメッセージビットの代わりに仮想データビットに基づいて生成され,その結果,パリティビットのためのセル数の減少をもたらす。これは,MLC PCMの信頼性と貯蔵密度を改善する。性能はECCオーバーヘッドを最小化することによっても改善される。シミュレーション結果は,典型的な誤差補正方式を用いる従来のMLC PCMと比較して,信頼性において約10~4倍,貯蔵密度において10.9%の改善を示した。性能とエネルギー効率は,提案したアーキテクチャにより,それぞれ13.7%と10%まで改善された。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 多重化 ,  誤り訂正 ,  *信頼性 ,  ドリフト ,  電荷 ,  シミュレーション ,  DRAM ,  *計算機アーキテクチャ ,  ソフトエラー ,  エネルギー効率 ,  記憶装置
準シソーラス用語： オーバヘッド ,  相変化メモリ ,  *高信頼性 ,  *費用対効果 , 【Automatic Indexing@JST】

分類 (1件)： 符号理論  (ND02030R)

タイトルに関連する用語 (6件)： 仮想 ,  誤り訂正 ,  費用効果 ,  高い信頼性 ,  PCM ,  アーキテクチャ