文献

J-GLOBAL ID：202002297852789473   整理番号：20A0745579

新しい宇宙ファイバ標準のための完全集積65nm解に向けたPLLアーキテクチャの解析とシミュレーション【JST・京大機械翻訳】

Analysis and Simulation of a PLL Architecture Towards a Fully Integrated 65 nm Solution for the New Spacefibre Standard

著者 (3件)： Mestice Marco (Department of Information Engineering, University of Pisa, Pisa, Italy) ,  Neri Bruno (Department of Information Engineering, University of Pisa, Pisa, Italy) ,  Saponara Sergio (Department of Information Engineering, University of Pisa, Pisa, Italy)
資料名： Lecture Notes in Electrical Engineering  (Lecture Notes in Electrical Engineering)
巻： 627  ページ： 451-462  発行年： 2020年 
JST資料番号： W5070A  ISSN： 1876-1100  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文は,6.25Gbpsまでの車載衛星通信のための新しいESA Spaceファイバ標準に対するクロック参照を生成するためのPLL(位相同期ループ)アーキテクチャのモデリングと設計活動を提示した。Pisa協調のIMEC大学内の65nm技術に統合された6.25GHz VCOカードハード設計から出発して,本研究は,156.25MHzの基準信号,位相周波数検出器,電荷ポンプおよび受動ループフィルタを含むPLLアーキテクチャを提示した。モデル化とシミュレーション解析により,受動素子を約4600μm~2の面積でチップ上に集積できる6MHz低域PLLループフィルタにより完全集積解を達成できることを示した。PLL位相雑音性能は,元のVCOのそれと一致し,安定性のために,86dBと50°の利得と位相余裕を達成した。PLLロック時間は約555nsである。電荷ポンプ実装のための予備回路も提案した。Copyright Springer Nature Switzerland AG 2020 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 電子技術 ,  位相 ,  利得 ,  *シミュレーション ,  検出器 ,  クロック ,  位相雑音 ,  位相同期ループ ,  通信 ,  *計算機アーキテクチャ ,  衛星通信 ,  基準信号 ,  *宇宙空間 ,  VCO【発振器】
準シソーラス用語： ループフィルタ , 【Automatic Indexing@JST】

著者キーワード (6件)： PLL(位相同期ループ) ,  宇宙ファイバ通信 ,  VCO(電圧制御発振器) ,  ループフィルタ ,  チャージポンプ ,  宇宙エレクトロニクス

分類 (3件)： 発振回路  (NC05020Y) ,  半導体集積回路  (NC03162T) ,  その他の電子回路  (NC05090X)

タイトルに関連する用語 (9件)： 宇宙 ,  ファイバ ,  標準 ,  集積 ,  解 ,  PLL ,  アーキテクチャ ,  解析 ,  シミュレーション