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J-GLOBAL ID：202002298663606204   整理番号：20A0286049

FPGAに基づく量子アニーリングシミュレーションのためのデータ転送ボトルネックのないアーキテクチャ【JST・京大機械翻訳】

Data-Transfer-Bottleneck-Less Architecture for FPGA-Based Quantum Annealing Simulation

著者 (3件)： Liu Chia-Yin (Tohoku University) ,  Waidyasooriya Hasitha Muthumala (Tohoku University) ,  Hariyama Masanori (Tohoku University)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2019  号： CANDAR  ページ： 164-170  発行年： 2019年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 量子アニーリング(QA)は,量子トンネリング過程を用いることにより,組合せ最適化問題に対する大域的最適解を見出すための発見を与える古典的確率論的アルゴリズムである。量子アニーリングシミュレーションを,横Isingモデルにおける量子モンテカルロ(QMC)シミュレーションを用いて,フィールドプログラマブルゲートアレイ(FPGAs)上で実行することができた。QMCシミュレーションの入力データは問題サイズとともに指数関数的に増加するので,これらのデータを保存するためにFPGAボードのDRAMを使用しなければならない。しかし,DRAMにおけるデータの蓄積は2つの問題を引き起こす。一つは限られたデータアクセス帯域幅であり,もう一つはDRAM容量の制限である。量子アニーリングシミュレーションのためのデータ転送ボトルネックのないFPGAベースの加速器を提案し,組合せ最適化問題の一つである数分割問題を実装するために適用した。著者らのアーキテクチャの重要なアイデアは,FPGAカーネルにおける大規模なデータを計算し,データ転送に関する負担を除去することではなく,蓄積していない。提案したアーキテクチャをStratix10FPGA上に実装し,CPUベースの量子アニーリングシミュレーションと比較して最大39.6倍の高速化を達成した。また,最大2.8倍のスピードアップを達成し,262,144のスピンを実現した。これは,最も最近のFPGA実装と比較して64倍の増加である。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： DRAM ,  組合せ最適化問題 ,  高速化 ,  指数関数 ,  *計算機アーキテクチャ ,  *FPGA ,  *データ転送 ,  モンテカルロ法 ,  確率論 ,  *シミュレーション ,  Ising模型 ,  アルゴリズム ,  帯域幅 ,  加速器
準シソーラス用語： 最適解 , 【Automatic Indexing@JST】

分類 (2件)： パターン認識  (JE07000S) ,  計算機網  (JC03000K)

タイトルに関連する用語 (6件)： FPGA ,  量子アニーリング ,  シミュレーション ,  データ転送 ,  ボトルネック ,  アーキテクチャ