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J-GLOBAL ID：202002298717701918   整理番号：20A1578207

ASMD技術を用いたUARTモジュールの設計【JST・京大機械翻訳】

Design of UART Module using ASMD Technique

著者 (3件)： Sowmya K B (R.V college of Engineering,Department of Electronics and Communication Engineering,Bangalore,India) ,  Gomes Shreyans (R.V college of Engineering,Department of Electronics and Communication Engineering,Bangalore,India) ,  Tadiparthi Vishnusai Reddy (R.V college of Engineering,Department of Electronics and Communication Engineering,Bangalore,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICCES  ページ： 176-181  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ユニバーサル非同期受信機トランスミッタ(UART)は集積回路であり,通常,マイクロコントローラに含まれており,通常20Mbpsのバッドレートで動作し,20MHzのクロックを用いて通常達成される。高い信頼性,長距離範囲,および低コストなどの利点のために,それは,特にコンピュータまたは周辺デバイスシリアルポート上のシリアル通信において,データ通信プロセスにおいて広く使われている。語彙の指定によって示すか,または,データのフォーマットと伝送速度は,必要な操作条件を達成するために構成可能である。FIFO(First-In-First-Out)技術を用いて高速伝送中にデータを一時的に保存し,同期にも使用した。通常,データをチャネルに1つずつ連続的に伝送する。出力は10クロックサイクルのサンプリング周期で取得され,データ到着として並列に貯蔵される。この実験から得られた結果は,提案モデルの作動が,データのフレーム配列と積層の形式で,理論的手法から得た結果に相関または類似であることを示した。本論文は,マイクロコントローラまたはマイクロプロセッサを含むフレームフォーマットの変化を提案し,それは,フレームにおける余分なビット(s)に基づくUARTの操作を制御し,電力節約のためのオプション(s)を達成した。そのような回路をゲートレベルで設計するためには,集積回路技術の複雑さの増大により, tedious雑で大量の時間を消費し,従って,Verilog HDLのようなハードウェア記述言語の使用は,任意の複雑さの回路の設計を容易にするので,一般的になっている。VerilogはVHDLとは異なった。VHDLはVHDLとしてベルボースではなく,VHDLよりもプログラミング構築が低レベルであっても,VHDLよりもコンパクトでハードウェアモデリングが優れている理由である。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 集積回路 ,  データ通信 ,  電力 ,  *クロック ,  受信機 ,  送信機 ,  語彙 ,  伝送速度 ,  ハードウェア ,  マイクロコントローラ ,  コンピュータ ,  VHDL
準シソーラス用語： シリアル通信 ,  シリアルインターフェース ,  高速通信 , 【Automatic Indexing@JST】

分類 (3件)： 図形・画像処理一般  (JE04010I) ,  医用画像処理  (JE04020T) ,  NMR一般  (BM07041R)

タイトルに関連する用語 (3件)： UART ,  モジュール ,  設計