特許

J-GLOBAL ID：202003000413085172

電力用半導体装置

発明者： 綿引 達郎 ,  湯田 洋平
出願人/特許権者： 三菱電機株式会社
代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：再公表公報
出願番号（国際出願番号）：JP2018046578
公開番号（公開出願番号）：WO2019-155768
出願日： 2018年12月18日
公開日（公表日）： 2019年08月15日
要約：

欠陥層に起因するリーク電流を低減し、しきい値電圧の変動が小さい電力用半導体装置を提供するために、単結晶n型半導体基板(1)と、単結晶n型半導体基板の表面に形成され、凹部(50)及び凸部(51)を有するn型エピタキシャル膜層(2)と、単結晶n型半導体基板の表面と逆側の面に形成されたカソード電極(6)と、凸部の頂部(512)の第一の領域(57)に形成された絶縁膜(4)と、絶縁膜及びn型エピタキシャル膜層の表面に形成され、n型エピタキシャル膜層との間にpn接合を形成するp型薄膜層(3)と、少なくとも一部がp型薄膜層の表面に形成され、一部がp型薄膜層及び絶縁膜を貫通し、頂部の縁部(513)との間が第一の領域によって隔てられた第二の領域(56)においてn型エピタキシャル膜層との間にショットキー接合を形成するアノード電極(5)とを備える。

請求項（抜粋）：

単結晶n型半導体基板と、 前記単結晶n型半導体基板の表面に形成され、凹部及び凸部を有するn型エピタキシャル膜層と、 前記単結晶n型半導体基板の前記表面と逆側の面に形成されたカソード電極と、 前記凸部の頂部の第一の領域に形成された絶縁膜と、 前記絶縁膜及び前記n型エピタキシャル膜層の表面に形成され、前記n型エピタキシャル膜層との間にpn接合を形成するp型薄膜層と、 少なくとも一部が前記p型薄膜層の表面に形成され、一部が前記p型薄膜層及び前記絶縁膜を貫通し、前記頂部の縁部との間が前記第一の領域によって隔てられた第二の領域において前記n型エピタキシャル膜層との間にショットキー接合を形成するアノード電極と を備える電力用半導体装置。

IPC (6件)：

H01L 29/861 ,  H01L 29/868 ,  H01L 29/872 ,  H01L 29/06 ,  H01L 21/329 ,  H01L 29/47

FI (16件)：

H01L29/91 K ,  H01L29/86 301F ,  H01L29/06 301M ,  H01L29/06 301V ,  H01L29/06 301F ,  H01L29/91 H ,  H01L29/86 301D ,  H01L29/91 F ,  H01L29/91 C ,  H01L29/91 J ,  H01L29/91 A ,  H01L29/86 301P ,  H01L29/86 301E ,  H01L29/06 301G ,  H01L29/48 F ,  H01L29/48 D

Fターム (26件)：

4M104AA03 ,  4M104AA04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB09 ,  4M104BB14 ,  4M104CC01 ,  4M104CC03 ,  4M104DD08 ,  4M104DD34 ,  4M104DD35 ,  4M104DD37 ,  4M104DD96 ,  4M104EE16 ,  4M104EE17 ,  4M104FF02 ,  4M104FF06 ,  4M104FF13 ,  4M104FF27 ,  4M104FF32 ,  4M104FF35 ,  4M104GG02 ,  4M104GG03 ,  4M104GG18 ,  4M104HH20