特許

J-GLOBAL ID：202003005907674644

半導体記憶装置

発明者： 乳井 浩平 ,  鹿嶋 孝之
出願人/特許権者： キオクシア株式会社
代理人 (5件)： 蔵田 昌俊 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  金子 早苗
公報種別：公開公報
出願番号（国際出願番号）：特願2018-228428
公開番号（公開出願番号）：特開2020-092168
出願日： 2018年12月05日
公開日（公表日）： 2020年06月11日
要約：

【課題】半導体記憶装置の製造コストを抑制する。【解決手段】実施形態の半導体記憶装置1は、複数の第1導電体層23と、第2導電体層24と、第1ピラーMHと、第2ピラーSHと、を含む。第2導電体層24は、複数の第1導電体層23の上方に設けられる。第1ピラーMHは、複数の第1導電体層23を貫通し且つ第1方向に延伸した第1半導体層31の一部分を含む。第2ピラーSHは、第2導電体層24を貫通し且つ第1半導体層31の他の部分を含み、第1ピラーMH上に設けられる。基板20と平行且つ第2導電体層24を含む断面における第2ピラーSHの外径は、基板20と平行且つ第1導電体層23を含む断面における第1ピラーMHの外径よりも小さい。第1半導体層31は、最上層の第1導電体層23に対向する第1部分と、第2導電体層24に対向する第2部分とを含み、少なくとも第1部分から第2部分までは連続膜である。【選択図】図4

請求項（抜粋）：

基板の上方に設けられ、互いが第1方向に離れて積層された複数の第1導電体層と、 前記複数の第1導電体層の上方に設けられた第2導電体層と、 前記複数の第1導電体層を貫通し且つ前記第1方向に延伸した第1半導体層の一部分を含み、前記第1導電体層との交差部分がメモリセルトランジスタとして機能する第1ピラーと、 前記第2導電体層を貫通し且つ前記第1半導体層の他の部分を含み、前記第2導電体層との交差部分が選択トランジスタとして機能する、前記第1ピラー上の第2ピラーと、 を備え、 前記基板と平行且つ前記第2導電体層を含む断面における前記第2ピラーの外径は、前記基板と平行且つ前記第1導電体層を含む断面における前記第1ピラーの外径よりも小さく、 前記第1半導体層は、最上層の第1導電体層に対向する第1部分と、前記第2導電体層に対向する第2部分とを含み、少なくとも前記第1部分から前記第2部分までは連続膜である、半導体記憶装置。

IPC (4件)：

H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L27/11582 ,  H01L29/78 371

Fターム (31件)：

5F083EP18 ,  5F083EP22 ,  5F083EP32 ,  5F083EP76 ,  5F083ER21 ,  5F083GA02 ,  5F083GA09 ,  5F083GA10 ,  5F083GA11 ,  5F083JA02 ,  5F083JA04 ,  5F083JA19 ,  5F083JA37 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083MA05 ,  5F083MA06 ,  5F083MA20 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR40 ,  5F101BA45 ,  5F101BB02 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BH02 ,  5F101BH14 ,  5F101BH15