特許
J-GLOBAL ID：202003006842209767

分解能プログラマブルSAR型ADC

発明者：
チョ, ジュノ

チョ, ジュノ について

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プーン, チー ファン

プーン, チー ファン について

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ウパディヤヤ, パラッグ

ウパディヤヤ, パラッグ について


出願人/特許権者：
ザイリンクス インコーポレイテッド

ザイリンクス インコーポレイテッド について


代理人 (1件)： 園田・小林特許業務法人
公報種別：公表公報
出願番号（国際出願番号）：特願2019-548269
公開番号（公開出願番号）：特表2020-511073
出願日： 2018年02月21日
公開日（公表日）： 2020年04月09日
要約：
逐次近似(SAR)型アナログデジタルコンバータ(ADC)の一例が、アナログ入力信号を受信するように構成されたトラックアンドホールド(T/H)回路(202)と、デジタルアナログコンバータ(DAC)(203)と、T/H回路およびDACの出力に結合された入力を有する加算器(204)と、加算器の出力に結合され、比較演算を実行するように構成された比較回路(206)と、比較回路の出力に結合された制御回路(250)であって、選択済み分解能を受信し、選択済み分解能に基づいて比較回路の比較演算をゲートで制御し、選択済み分解能を有するデジタル出力信号を生成するように構成された制御回路(250)とを備える。【選択図】図2
請求項（抜粋）：
逐次近似(SAR)型アナログデジタルコンバータ(ADC)であって、 アナログ入力信号を受信するように構成されたトラックアンドホールド(T/H)回路と、 デジタルアナログコンバータ(DAC)と、 前記T/H回路および前記DACの出力に結合された入力を有する加算器と、 前記加算器の出力に結合され、比較演算を実行するように構成された比較回路と、 前記比較回路の出力に結合された制御回路であって、選択済み分解能を受信し、前記選択済み分解能に基づいて前記比較回路の前記比較演算をゲートで制御し、前記選択済み分解能を有するデジタル出力信号を生成するように構成された制御回路と を備え、前記制御回路が、 前記比較回路に結合された非同期クロック発生器(ACG)回路と、 前記比較回路および前記DACの入力に結合されたSAR論理と、 前記ACGおよび前記SAR論理に結合された分解能選択(RS)回路と を備える、逐次近似(SAR)型アナログデジタルコンバータ(ADC)。
IPC (3件)：
H03M 1/38 ,  H03M 1/12 ,  H04B 1/16
FI (3件)：
H03M1/38 ,  H03M1/12 C ,  H04B1/16 Z
Fターム (7件)：
5J022AA02 ,  5J022AB01 ,  5J022BA06 ,  5J022CB06 ,  5J022CE01 ,  5K061AA02 ,  5K061AA13
引用特許：
出願人引用 (6件)
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審査官引用 (7件)
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