特許

J-GLOBAL ID：202003007354582722

半導体装置及びその製造方法

発明者： 丹沢 徹
出願人/特許権者： 国立大学法人静岡大学
代理人 (2件)： 長谷川 芳樹 ,  諏澤 勇司
公報種別：再公表公報
出願番号（国際出願番号）：JP2018031369
公開番号（公開出願番号）：WO2019-044705
出願日： 2018年08月24日
公開日（公表日）： 2019年03月07日
要約：

不揮発性メモリ装置1は、半導体基板3と、半導体基板3上の高さh1の面に沿って直線状の複数のワード線11、半導体基板3上の高さh2の面に沿ってワード線11に交差する方向に形成された直線状の複数のビット線15、及び複数のワード線11のそれぞれにおける複数のビット線15との交差部17と、複数のビット線15のそれぞれとの間に設けられた複数のメモリセル13を有するメモリアレイ領域5と、半導体基板3上の高さh1の面に沿って形成された直線状の複数の線状電極19、半導体基板3上の高さh2の面に沿って線状電極19に交差する方向に形成された直線状の複数の線状電極21、及び線状電極19と線状電極21との間に少なくとも配置された絶縁体23を有する周辺回路領域7とを備える。

請求項（抜粋）：

半導体基板と、 前記半導体基板上の第1の高さの第1の面に沿って互いに平行になるように形成された直線状の複数の第1の配線部、 前記半導体基板上の第2の高さの第2の面に沿って前記複数の第1の配線部に交差する方向に形成された直線状の複数の第2の配線部、及び 前記複数の第1の配線部のそれぞれにおける前記第1の面に垂直な方向から見た前記複数の第2の配線部との交差部と、前記複数の第2の配線部のそれぞれとの間において、前記第1の配線部及び前記第2の配線部と接続して設けられた複数の記憶素子を有する第1の領域と、 前記半導体基板上の前記第1の面に沿って互いに平行になるように形成された直線状の複数の第3の配線部、 前記半導体基板上の前記第2の面に沿って前記複数の第3の配線部に交差する方向に形成された直線状の複数の第4の配線部、及び 前記第3の配線部と前記第4の配線部との間に少なくとも配置された絶縁体を有する第2の領域と、 を備える半導体装置。

IPC (6件)：

H01L 21/822 ,  H01L 27/04 ,  H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

H01L27/04 A ,  H01L27/04 C ,  H01L27/11517 ,  H01L27/11563 ,  H01L29/78 371

Fターム (20件)：

5F038AC02 ,  5F038AC04 ,  5F038AC07 ,  5F038AC14 ,  5F038AC20 ,  5F038AR00 ,  5F038AZ04 ,  5F038CA02 ,  5F038CA16 ,  5F038CD05 ,  5F038CD07 ,  5F038DF05 ,  5F038EZ06 ,  5F038EZ20 ,  5F083EP00 ,  5F083GA09 ,  5F083GA10 ,  5F083KA01 ,  5F083KA05 ,  5F101BA00