特許
J-GLOBAL ID：202003008277479480
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
特許業務法人筒井国際特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2016-192552
公開番号（公開出願番号）：特開2018-056422
特許番号：特許第6744185号
出願日： 2016年09月30日
公開日（公表日）： 2018年04月05日
請求項（抜粋）：
【請求項1】 半導体基板と、
前記半導体基板の一部分であって、前記半導体基板の上面から突出し、前記半導体基板の前記上面に沿う第1方向に延在する突出部と、
前記突出部の上面上に第1絶縁膜を介して形成され、前記第1方向に直交する第2方向に延在する第1ゲート電極と、
前記突出部の前記上面上および前記突出部の側面上に電荷蓄積部を含む第2絶縁膜を介して形成され、前記第1ゲート電極の一方の側面に前記第2絶縁膜を介して隣接し、前記第2方向に延在する第2ゲート電極と、
前記第1ゲート電極および前記第2ゲート電極からなるパターンの直下の前記突出部を前記第1方向において挟むように前記突出部の前記上面に形成された、n型のソース領域およびn型のドレイン領域と、
を有し、
前記第1ゲート電極、前記第2ゲート電極、前記ソース領域および前記ドレイン領域は、不揮発性記憶素子を構成し、前記突出部の前記上面を覆う前記第2絶縁膜に接する前記第2ゲート電極のn型不純物濃度は、前記突出部の前記側面を覆う前記第2絶縁膜に接する前記第2ゲート電極のn型不純物濃度よりも低く、
前記第2ゲート電極のうち、前記半導体基板の前記上面に沿う方向で前記突出部と隣り合う部分の単位体積当たりに含まれるp型不純物の数は、前記突出部上の部分の単位体積当たりに含まれるp型不純物の数よりも少ない、半導体装置。
IPC (4件)：
H01L 21/336 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
, H01L 27/1156 ( 201 7.01)
H01L 29/78 371
, H01L 27/115 8
出願人引用 (5件)
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審査官引用 (5件)
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