特許
J-GLOBAL ID：202003009968631102

情報処理装置、キャッシュメモリ制御方法、およびキャッシュメモリ制御プログラム

発明者：
加藤 純

加藤 純 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：特許公報
出願番号（国際出願番号）：特願2016-094628
公開番号（公開出願番号）：特開2017-204068
特許番号：特許第6711121号
出願日： 2016年05月10日
公開日（公表日）： 2017年11月16日
請求項（抜粋）：
【請求項1】 複数のデータを記憶する記憶装置と、 前記複数のデータのうちのいずれかのデータと前記いずれかのデータの前記記憶装置上における位置を示す情報とを含むエントリ情報を有する第1のリストと、前記第1のリストから追い出されたエントリ情報に含まれた削除済みのデータの前記記憶装置上における位置を示す情報を含むエントリ情報を有する第2のリストとを記憶するキャッシュメモリと、 前記第1のリストにおける所定のキャッシュ置換方式による優先度に基づいて決定される削除対象のエントリ情報のデータが更新されている場合、前記優先度に従った順序における前記削除対象のエントリ情報からデータが更新されているエントリ情報が連続する数を計数し、前記削除対象のエントリ情報から前記数分のエントリ情報へのアクセス回数の第1の合計よりも前記優先度に従った順序における前記第2のリストに最も後に追加されたエントリ情報から前記数分のエントリ情報へのアクセス回数の第2の合計が多い場合、前記削除対象のエントリ情報のデータを前記記憶装置に書き出して前記削除対象のエントリ情報のデータを前記キャッシュメモリから削除することにより前記削除対象のエントリ情報のデータの前記記憶装置上における位置を示す情報を含むエントリ情報を前記第2のリストに追加する制御部と、 を有することを特徴とする情報処理装置。
IPC (2件)：
G06F 12/0804 ( 201 6.01) ,  G06F 12/123 ( 201 6.01)
FI (2件)：
G06F 12/080 100 ,  G06F 12/123
引用特許：
審査官引用 (4件)
全件表示

前のページに戻る

TOP

BOTTOM