特許
J-GLOBAL ID：202003011574222007
半導体装置およびその電源制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人筒井国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-242324
公開番号（公開出願番号）：特開2020-107372
出願日： 2018年12月26日
公開日（公表日）： 2020年07月09日
要約：
【課題】半導体装置の消費電力を低減させる。【解決手段】半導体装置は、第1メモリブロックと第2メモリブロックとを備えた第1不揮発性メモリと、第1不揮発性メモリを制御するCPUと、第1メモリブロックに電気的に接続され、第1メモリブロックへの第1電源電圧の供給を制御する第1スイッチと、第2メモリブロックに電気的に接続され、第2メモリブロックへの第1電源電圧の供給を制御する第2スイッチと、第1スイッチおよび第2スイッチのそれぞれに電気的に接続され、第1スイッチおよび第2スイッチを制御するフラグ情報が格納された第2不揮発性メモリと、を備えた半導体チップを有し、第1スイッチおよび第2スイッチのそれぞれの制御は、第1メモリブロックおよび第2メモリブロックにCPUで実行するプログラムデータが書き込まれているか否かを示すフラグ情報に基づいて実行される。【選択図】図3
請求項（抜粋）：
第1メモリブロックと第2メモリブロックとを備えた第1不揮発性メモリと、
前記第1不揮発性メモリを制御するCPUと、
前記第1メモリブロックに電気的に接続され、前記第1メモリブロックへの第1電源電圧の供給を制御する第1スイッチと、
前記第2メモリブロックに電気的に接続され、前記第2メモリブロックへの前記第1電源電圧の供給を制御する第2スイッチと、
前記第1スイッチおよび前記第2スイッチのそれぞれに電気的に接続され、前記第1スイッチおよび前記第2スイッチを制御するフラグ情報が格納された第2不揮発性メモリと、を備えた半導体チップを有し、
前記第1スイッチおよび前記第2スイッチのそれぞれの制御は、前記第1メモリブロックおよび前記第2メモリブロックに前記CPUで実行するプログラムデータが書き込まれているか否かを示す前記フラグ情報に基づいて実行される、半導体装置。
IPC (6件)：
G11C 16/30
, G11C 5/14
, G06F 12/00
, G06F 12/06
, G06F 12/02
, G06F 1/32
G11C16/30
, G11C5/14 370
, G06F12/00 597U
, G06F12/06 515H
, G06F12/02 510A
, G06F1/32 B
5B011EA08
, 5B011EB01
, 5B011LL11
, 5B160AA05
, 5B225CA02
, 5B225DE12
, 5B225EA07
, 5B225EA10
, 5B225EK01
, 5B225EK02
, 5B225EK05
, 5B225EK06
