特許
J-GLOBAL ID：202003012164779299

積層電子部品の製造方法

発明者：
青木 俊二

青木 俊二 について

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齋藤 一哉

齋藤 一哉 について

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進藤 宏史

進藤 宏史 について

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吉田 政幸

吉田 政幸 について

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須藤 純一

須藤 純一 について


出願人/特許権者：
TDK株式会社

TDK株式会社 について


代理人 (3件)： 長谷川 芳樹 ,  黒木 義樹 ,  三上 敬史
公報種別：公開公報
出願番号（国際出願番号）：特願2018-196475
公開番号（公開出願番号）：特開2020-064996
出願日： 2018年10月18日
公開日（公表日）： 2020年04月23日
要約：
【課題】素子特性のバラツキを抑制することができる積層電子部品を提供する。【解決手段】 積層インダクタ40A、40Bの製造方法によれば、被覆層16Aを複数回に分けて塗工することで、1回の塗工で形成した場合に比べて、被覆層16Aの表面16aが平坦化され、第2の工程S2に続く第3の工程S3において被覆層16A上に第2導体パターン12Bを形成したときに、第2導体パターン12Bの位置のバラツキが抑制される。それにより、積層インダクタ40A、40Bの電気特性等の素子特性のバラツキが抑制され得る。【選択図】図2
請求項（抜粋）：
基材または絶縁体層上に第1導体パターンを形成する第1の工程と、 前記基材または前記絶縁体層上に、前記第1導体パターンが形成された領域の残余領域における厚さが前記第1導体パターンの厚さより薄い絶縁材料層を複数回塗工して、前記残余領域における厚さが前記第1導体パターンの厚さ以上である被覆層を形成する第2工程と、 前記被覆層上に第2導体パターンを形成する第3の工程と を含む積層電子部品の製造方法。
IPC (2件)：
H01F 41/04 ,  H01F 17/00
FI (2件)：
H01F41/04 C ,  H01F17/00 D
Fターム (3件)：
5E062DD04 ,  5E070AB02 ,  5E070CB13
引用特許：
審査官引用 (10件)
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