特許
J-GLOBAL ID：202003012717212683
積和演算装置
発明者：
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出願人/特許権者：
代理人 (1件)：
特許業務法人ドライト国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-146297
公開番号（公開出願番号）：特開2020-021376
出願日： 2018年08月02日
公開日（公表日）： 2020年02月06日
要約：
【課題】出力線に流れる電流の大きさを検出するプリチャージ方式であってもスニーク電流を十分に抑制することができる積和演算装置を提供する。【解決手段】 シナプス演算部には、シナプス結合荷重を記憶した複数のメモリセル17が行列状に配列されている。各列のメモリセル17には出力線MALが接続され、各行のメモリセル17には入力線DLが接続されている。メモリセル17は、出力線MALは、プリチャージされ、シナプス結合荷重に応じたセル電流を各メモリセル17が流すことで放電され電位が下がる。メモリセル17は、メモリトランジスタMTとドレイン側トランジスタDTとソース側トランジスタSTとが直列に接続した記憶素子21で構成され、入力線DLと出力線MALの間に接続されている。メモリトランジスタMTは、電荷蓄積層24の電荷量でシナプス結合荷重を記憶する。【選択図】図2
請求項（抜粋）：
抵抗値が可変の抵抗変化素子を有し、行列状に配置された複数のメモリセルと、
各行に対応して設けられ行内の前記メモリセルが接続された複数の入力線と、
各列に対応して設けられ列内の前記メモリセルが接続され、前記複数の入力線の電位を同時に変化させたときに流れる電流の大きさが積和演算値としてそれぞれ検出される複数の出力線と、
前記メモリセルに設けられ、前記入力線と前記出力線との間に前記抵抗変化素子と直列に接続され、前記抵抗変化素子よりも前記入力線側に接続されたスイッチング素子と、
前記メモリセルに設けられ、前記スイッチング素子よりも前記出力線側で前記抵抗変化素子と直列に接続されたMOS型の第1トランジスタと
を備えることを特徴とする積和演算装置。
IPC (2件)：
FI (2件)：
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