特許
J-GLOBAL ID：202003016809111145
半導体装置および半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2018-236822
公開番号（公開出願番号）：特開2020-098872
出願日： 2018年12月18日
公開日（公表日）： 2020年06月25日
要約：
【課題】ゲート抵抗を素子内に内蔵し、ソース電極とゲート抵抗との短絡を防止できる半導体装置および半導体装置の製造方法を提供する。【解決手段】炭化珪素半導体装置は、第1導電型の半導体基板1のおもて面に設けられた第1導電型の第1半導体層2と、第2導電型の第2半導体層3と、第1導電型の第1半導体領域7と、ゲート絶縁膜9を介して設けられたゲート電極10と、ゲート電極10上に設けられた層間絶縁膜11とを備える。また、第2半導体層3と第1半導体領域7の表面に設けられた第1電極13と、第1電極13上に、選択的に設けられためっき膜16と、めっき膜16上に、設けられたはんだ膜17と、ゲート電極10と電気的に接続する、オン状態の時に主電流が流れる活性領域40の周囲を囲むゲート配線33と、ゲート信号が入力されるゲート電極パッド22と、ゲート電極パッド22とゲート配線33とに挟まれる領域の、はんだ膜17と対向する部分に設けられたゲート抵抗34と、を備える。【選択図】図1
請求項（抜粋）：
第1導電型の半導体基板と、
前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第1導電型の第1半導体層と、
前記第1半導体層の、前記半導体基板側に対して反対側の表面に選択的に設けられた第2導電型の第2半導体層と、
前記第2半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第1導電型の第1半導体領域と、
前記第2半導体層に接触するゲート絶縁膜と、
前記ゲート絶縁膜の前記第2半導体層と接触する面と反対側の表面に設けられたゲート電極と、
前記第2半導体層および前記第1半導体領域の表面に設けられた第1電極と、
前記第1電極上に、選択的に設けられためっき膜と、
前記めっき膜上に、選択的に設けられたはんだ膜と、
前記半導体基板の裏面に設けられた第2電極と、
前記ゲート電極と電気的に接続する、オン状態の時に主電流が流れる活性領域の周囲を囲むゲート配線と、
ゲート信号が入力されるゲート電極パッドと、
前記ゲート電極パッドと前記ゲート配線とに挟まれる領域の、前記はんだ膜と対向する部分に設けられたゲート抵抗と、
を備えることを特徴とする半導体装置。
IPC (7件)：
H01L 29/78
, H01L 29/12
, H01L 29/06
, H01L 21/336
, H01L 21/28
, H01L 29/41
, H01L 29/417
H01L29/78 652Q
, H01L29/78 652T
, H01L29/78 653A
, H01L29/78 652J
, H01L29/78 652P
, H01L29/78 657G
, H01L29/78 652C
, H01L29/78 658E
, H01L21/28 301B
, H01L29/44 L
, H01L29/50 M
4M104AA03
, 4M104AA04
, 4M104BB01
, 4M104BB05
, 4M104BB21
, 4M104BB30
, 4M104DD37
, 4M104FF02
, 4M104FF04
, 4M104FF10
, 4M104FF16
, 4M104FF35
, 4M104GG06
, 4M104GG09
, 4M104GG18
, 4M104HH20
