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J-GLOBAL ID：202102213401412970   整理番号：21A0270598

PVT変動のためのロバスト性を持つ新しい分数N全ディジタル周波数ロックループ【JST・京大機械翻訳】

Novel Fractional-N All Digital Frequency Locked Loop with Robustness for PVT variation

著者 (9件)： Miyauchi Ryoichi (Tokyo University of Science) ,  Yoshida Akio (ROHM Co., Ltd.) ,  Nakano Shuya (University of Miyazaki) ,  Tamura Hiroki (University of Miyazaki) ,  Tanno Koichi (University of Miyazaki) ,  Fukuchi Yutaka (Tokyo University of Science) ,  Kawamura Yukio (LAPIS Semiconductor Co., Ltd.) ,  Kodama Yuki (LAPIS Semiconductor Co., Ltd.) ,  Sekiya Yuichi (LAPIS Semiconductor Co., Ltd.)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ISMVL  ページ： 159-163  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,PVT変動に対するロバスト性を持つ新しい分数-N全ディジタル周波数同期ループ(ADFLL)について述べた。従来のFLLは,微細なCMOSプロセスを用いて必要な仕様を達成するのが難しい。特に,従来のFLLは,PVT変動によって引き起こされる予想外の操作や長いロック時間などのいくつかの問題を持っている。これらの問題を克服するために,動的選択ディジタルフィルタ係数を用いる新しいADFLLを提案した。提案したADFLLは0.13μm CMOSプロセスを用いてHSPICEシミュレーションにより評価した。シミュレーション結果から,提案したADFLLはPVT変動に対してロバスト性を持ち,ロック時間は57%まで改善された。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  *周波数同期 ,  ディジタル方式 ,  *ロバスト性 ,  CMOS
準シソーラス用語： フィルタ係数 ,  CMOSプロセス ,  HSPICE ,  周波数同期ループ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： PVT ,  ロバスト性 ,  分数 ,  ディジタル ,  周波数ロック ,  ループ