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J-GLOBAL ID：202102214797542055   整理番号：21A0004837

分散増幅器における広帯域雑音抑制のためのセル重みづけとゲート誘導ピーク技術【JST・京大機械翻訳】

Cell Weighting and Gate Inductive Peaking Techniques for Wideband Noise Suppression in Distributed Amplifiers

著者 (3件)： Mesgari Baset (School of Electrical and Computer Engineering, Tarbiat Modares University, Tehran, Iran) ,  Saeedi Saeed (School of Electrical and Computer Engineering, Tarbiat Modares University, Tehran, Iran) ,  Jannesari Abumoslem (School of Electrical and Computer Engineering, Tarbiat Modares University, Tehran, Iran)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 67  号： 12  ページ： 4507-4520  発行年： 2020年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,広い周波数領域における分散増幅器(DA)の雑音指数(NF)性能を改善するための雑音抑制法を提案した。提案したDAトポロジーでは,NFを著しく増加させる入力整合抵抗器を共通ゲート(CG)ステージで置き換えた。CG終端ネットワークの雑音寄与は,ゲート誘導ピーキング技術と組み合わせたセル重み付け計画を採用することによって抑制される。0.18Ωμm CMOS技術での解析的方法と回路実装は,提案した雑音抑制技術が全周波数領域で従来のDA(CDA)トポロジーと比較してより低いNFを提供することを検証した。これは,限られた範囲の周波数における入力整合要素の雑音寄与を低減する他の報告された低雑音DAトポロジーと対照的である。測定結果は,1~20GHz周波数領域で9.5dBの平均利得,4dB以下の雑音指数,および16GHzと20GHzまでの5.8dB,および5.3dBmの平均IIP3を示した。チップはパッドを含む1.2mm2の面積を占め,1.8V電源から24mAの電流を消費する。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 位相幾何学 ,  *雑音 ,  *増幅器 ,  電流 ,  ネットワーク ,  抵抗器 ,  雑音指数 ,  *雑音発生防止 ,  利得 ,  重みづけ ,  *広帯域 ,  周波数領域 ,  CMOS
準シソーラス用語： IIP3 ,  低雑音 , 【Automatic Indexing@JST】

分類 (4件)： 半導体集積回路  (NC03162T) ,  発振回路  (NC05020Y) ,  増幅回路  (NC05040U) ,  レーダ  (ND13010H)

タイトルに関連する用語 (7件)： 増幅器 ,  広帯域 ,  雑音抑制 ,  セル ,  重みづけ ,  ゲート ,  誘導