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J-GLOBAL ID：202102215690515053   整理番号：21A2039907

低電力応用のための新しいクロスラッチシフトレジスタ方式【JST・京大機械翻訳】

A Novel Cross-Latch Shift Register Scheme for Low Power Applications

著者 (5件)： Kuo Po-Yu (Electronic Engineering, National Yunlin University of Science and Technology, Yunlin County, Douliu City 64002, Taiwan) ,  Sheu Ming-Hwa (Electronic Engineering, National Yunlin University of Science and Technology, Yunlin County, Douliu City 64002, Taiwan) ,  Tsai Chang-Ming (Electronic Engineering, National Yunlin University of Science and Technology, Yunlin County, Douliu City 64002, Taiwan) ,  Tsai Ming-Yan (Electronic Engineering, National Yunlin University of Science and Technology, Yunlin County, Douliu City 64002, Taiwan) ,  Lin Jin-Fa (Information and Communication Engineering, Chaoyang University of Technology, Wufeng District, Taichung City, Taichung 413310, Taiwan)
資料名： Applied Sciences (Web)  (Applied Sciences (Web))
巻： 11  号： 1  ページ： 129  発行年： 2020年 
JST資料番号： U7135A  ISSN： 2076-3417  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： スイス (CHE)  言語： 英語 (EN)

抄録/ポイント： 従来のシフトレジスタは,マスタとスレーブ(MS)ラッチからなり,各ラッチは以前のステージからのデータを受信する。したがって,同じデータを2つのラッチに別々に保存した。それは,より多くの電力を消費し,より多くのレイアウト面積を占有し,それはほとんどの回路設計者に満足されない。この問題を解決するため,新しいクロスラッチシフトレジスタ(CLSR)方式を提案した。それは,従来のMSラッチ設計と比較して48.33%の256ビットシフトレジスタレジスタに必要なトランジスタの数を著しく減らした。その機能をさらに検証するために,このCLSRを,TSMC40nm CMOSプロセス標準技術を用いて実行した。シミュレーション結果は,提案したCLSRが平均電力消費を36%削減し,漏れ電力を60.53%削減し,MSラッチと比較して250MHzの動作周波数で0.9Vの供給電圧でレイアウト面積を34.76%削減することを示した。Copyright 2021 The Author(s) All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  トランジスタ ,  *電力 ,  電力消費 ,  回路設計 ,  *シフトレジスタ ,  *電力応用 ,  CMOS
準シソーラス用語： 供給電圧 ,  漏れ電力 ,  動作周波数 , 【Automatic Indexing@JST】

著者キーワード (5件)： シフトレジスタ ,  電力消費 ,  クロスラッチ方式 ,  漏れ電力 ,  レイアウト領域

分類 (4件)： 半導体集積回路  (NC03162T) ,  その他の電子回路  (NC05090X) ,  集積回路一般  (NC03161C) ,  固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (33件)：

• Ng, T.N.; Schwartz, D.E.; Lavery, L.L.; Whiting, G.L.; Russo, B.; Krusor, B.; Veres, J.; Bröms, P.; Herlogsson, L.; Alam, N. Scalable printed electronics: An organic decoder addressing ferroelectric non-volatile memory. Sci. Rep. 2012, 2, 585.
• Gelinck, G.H.; Huitema, H.E.A.; Van Veenendaal, E.; Cantatore, E.; Schrijnemakers, L.; Van Der Putten, J.B.; Geuns, T.C.; Beenhakkers, M.; Giesbers, J.B.; Huisman, B.-H. Flexible active-matrix displays and shift registers based on solution-processed organic transistors. Nat. Mater. 2004, 3, 106-110.
• Hatamian, M.; Agazzi, O.E.; Creigh, J.; Samueli, H.; Castellano, A.J.; Kruse, D.; Madisetti, A.; Yousefi, N.; Bult, K.; Pai, P. Design considerations for gigabit Ethernet 1000Base-T twisted pair transceivers. In Proceedings of the IEEE 1998 Custom Integrated Circuits Conference (Cat. No. 98CH36143), Santa Clara, CA, USA, 14 May 1998; pp. 335-342.
• Yamasaki, H.; Shibata, T. A real-time image-feature-extraction and vector-generation VLSI employing arrayed-shift-register architecture. IEEE J. Solid-State Circuits 2007, 42, 2046-2053.
• Kim, H.-S.; Yang, J.-H.; Park, S.-H.; Ryu, S.-T.; Cho, G.-H. A 10-bit column-driver IC with parasitic-insensitive iterative charge-sharing based capacitor-string interpolation for mobile active-matrix LCDs. IEEE J. Solid-State Circuits 2014, 49, 766-782.

タイトルに関連する用語 (2件)： 低電力 ,  応用