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J-GLOBAL ID：202102217731568523   整理番号：21A1096939

クロックロックループジッタを低減する技術研究【JST・京大機械翻訳】

Technique Research for Reducing PLL Jitter

著者 (2件)： Feng Jing (億嘉和科技股fen有限公司,江蘇 南京 210012) ,  Zhang Fan (上海諾基亜貝爾股fen有限公司,江蘇 南京 210037)
資料名： Tongxin Jishu  (Tongxin Jishu)
巻： 53  号： 12  ページ： 3116-3121  発行年： 2020年 
JST資料番号： C4079A  ISSN： 1002-0802  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 中国 (CHN)  言語： 中国語 (ZH)

抄録/ポイント： 高速SERDESシリアルの内部位相ロックループの参照クロックは厳しい要求があり、ある25GbpsデータレートSERDESチップの156.25MHz参照クロックのランダムジッタ均一分散要求に従い、ロックループ回路設計を行い、実測結果に基づく。クロック位相同期ループのジッタを低減する技術を研究し、クロックロックループ回路の設計最適化を通じて、低ジッタロックループの最適化配置方案を得た。Data from Wanfang. Translated by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  *クロック ,  位相同期ループ ,  回路設計 ,  *ジッタ ,  ループ回路
準シソーラス用語： データレート ,  設計最適化 ,  低ジッタ , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (1件)： 研究