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J-GLOBAL ID：202102222469127651   整理番号：21A0151599

40nm CMOSにおける無線応用のための10ビット60MHz-BW連続時間デルタ-シグマADC【JST・京大機械翻訳】

A 10-bit 60MHz-BW Continuous-Time Delta-Sigma ADC for wireless applications in 40nm CMOS

著者 (5件)： Wang Ze (Tsinghua Shenzhen International Graduate School,Shenzhen,China) ,  Xing Xinpeng (Tsinghua Shenzhen International Graduate School,Shenzhen,China) ,  Shang Xueqian (Tsinghua Shenzhen International Graduate School,Shenzhen,China) ,  Ke Yi (Silicon Integrated Co. Ltd,Wuhan,China) ,  Wang Zhihua (Tsinghua Shenzhen International Graduate School,Shenzhen,China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICSICT  ページ： 1-3  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,10ビット60MHz-BW連続時間(CT)Delta-Sigma ADCを示した。速度,性能,安定性,電力消費および非理想性に対する耐性を考慮して,Cascaded Integrator Feed-Forward(CIFF)を有する3次3ビットADCアーキテクチャを採用した。フィードバックディジタル信号を1クロック周期により遅延し,過剰ループ遅延(ELD)を吸収し,ゼロ次フィードバック経路を加えて雑音伝達関数を維持した。二段階フィードフォワード補償と単段OTAの両方をアナログループフィルタで設計した。フロントエンドフィードバックDACは10ビット固有線形性を確保するために大きな面積を有する設計である。ADCは,1.92GHzのサンプリング周波数を有する40nm CMOSプロセスで設計し,シミュレートした。シミュレーションは,ADCが60MHz BWに対して69.6dB SNRと64.7dB SNDRを達成し,31.6mWの電力消費で,188fJ/StepのFoMに対応することを示した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： クロック ,  電力消費 ,  アナログ系 ,  フィードフォワード ,  線形性 ,  計算機アーキテクチャ ,  *連続時間系 ,  *CMOS
準シソーラス用語： ループフィルタ ,  サンプリング周波数 ,  SNDR ,  *ワイヤレス ,  デジタル信号 ,  雑音伝達関数 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： CMOS ,  無線 ,  応用 ,  連続時間 ,  デルタ ,  ADC