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J-GLOBAL ID：202102223704305074   整理番号：21A2563451

FPGAベース,高精度,狭パルス幅測定時間-ディジタル変換器【JST・京大機械翻訳】

An FPGA-based, high-precision, narrow pulse width measurement time-to-digital converter

著者 (4件)： Wu Bo (University of Science and Technology of China,Modern Physics Department,Hefei,Anhui,China,230026) ,  Wang Yonggang (University of Science and Technology of China,Modern Physics Department,Hefei,Anhui,China,230026) ,  Cao Qiang (University of Science and Technology of China,Modern Physics Department,Hefei,Anhui,China,230026) ,  Zhou Xiaoyu (University of Science and Technology of China,Modern Physics Department,Hefei,Anhui,China,230026)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： NSS/MIC  ページ： 1-2  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 最新の高エネルギー物理実験における高精度飛行時間(TOF)測定は,パルスタイミングとパルス幅を同時に測定する高い需要がある。このようなTOF検出器からのパルス幅は1nsと狭くなり,フィールドプログラマブルゲートアレイ(FPGA)に基づくディジタル変換器(TDC)の電流設計に大きな挑戦をもたらす。本論文では,上昇エッジと下降エッジの両方に対して,極めて狭いパルス幅出力タイムスタンプを持つ核信号を測定できる新しいFPGAベースTDC設計を提案した。TDCのタップ遅延線(TDL)に沿って,上昇エッジと落下エッジからのタイミングの両方を持つ識別ディジタル信号を直接伝送した。提案した強力で効率的な符号化論理に基づいて,2つのタイムスタンプを,測定の1つの時間においてTDL状態から正確に抽出した。TDC測定デッドタイムは2つのシステムクロックサイクルのみであり,最小測定可能パルス幅はFPGAのLVDS受信機の性能によってのみ制限され,Virtex Ultrascale+FPGAにおいてTDCを実装する場合に400psと低かった。与えられたパルス幅を測定するために1つのTDCチャネルを用いて,RMS精度を3.0psとして評価した。0.4nsから1.5nsまでの範囲のパルス幅を考えると,TDCによる測定したパルス幅はオシロスコープからの読出し値と非常に一致した。優れた性能に加えて,パルス幅測定のための以前のTDC設計と比較して,提案したTDCの構造は,低論理資源消費で非常にコンパクトであり,それは,高エネルギー物理学実験におけるマルチチャネル統合にとって非常に有用である。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 電流 ,  クロック ,  オシロスコープ ,  遅延線 ,  受信機 ,  *パルス ,  検出器 ,  *パルス幅 ,  チャネル ,  不感時間 ,  *FPGA
準シソーラス用語： マルチチャネル ,  高精度 ,  タイムスタンプ ,  飛行時間 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (3件)： FPGA ,  パルス幅 ,  時間-ディジタル変換器