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J-GLOBAL ID：202102224329915535   整理番号：21A0984725

16nm FinFET論理CMOSプロセスにおいて9nS読取アクセス時間を持つリフローキャップ可能埋め込み8Mb STT-MRAMマクロ【JST・京大機械翻訳】

A Reflow-capable, Embedded 8Mb STT-MRAM Macro with 9nS Read Access Time in 16nm FinFET Logic CMOS Process

著者 (17件)： Shih Yi-Chun (TSMC,Hsinchu,Taiwan,300) ,  Lee Chia-Fu (TSMC,Hsinchu,Taiwan,300) ,  Chang Yen-An (TSMC,Hsinchu,Taiwan,300) ,  Lee Po-Hao (TSMC,Hsinchu,Taiwan,300) ,  Lin Hon-Jarn (TSMC,Hsinchu,Taiwan,300) ,  Chen Yu-Lin (TSMC,Hsinchu,Taiwan,300) ,  Lo Chieh-Pu (TSMC,Hsinchu,Taiwan,300) ,  Lin Ku-Feng (TSMC,Hsinchu,Taiwan,300) ,  Chiang Tien-Wei (TSMC,Hsinchu,Taiwan,300) ,  Lee Yuan-Jen (TSMC,Hsinchu,Taiwan,300) ,  Shen Kuei-Hung (TSMC,Hsinchu,Taiwan,300) ,  Wang Roger (TSMC,Hsinchu,Taiwan,300) ,  Wang Wayne (TSMC,Hsinchu,Taiwan,300) ,  Chuang Harry (TSMC,Hsinchu,Taiwan,300) ,  Wang Eric (TSMC,Hsinchu,Taiwan,300) ,  Chih Yu-Der (TSMC,Hsinchu,Taiwan,300) ,  Chang Jonathan (TSMC,Hsinchu,Taiwan,300)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： IEDM  ページ： 11.4.1-11.4.4  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,16nm FinFET Logic CMOSプロセスにおける8Mb STT-MRAMマクロの設計およびシリコン特性評価結果を示した。STT-MRAM膜スタックを,50nSのはんだ-再流動耐性と短い書き込みパルスの両方を達成するために注意深く設計した。逆接続参照セルを有する併合参照方式を,読取-擾乱免疫のために提案する。9nSの読取アクセス時間を-40Cから125CとVdd=0.8V±10%まで達成し,高性能MCU応用に適している。16nm FinFET CMOSプロセスにおける論理プロセス適合性,垂直STT-MRAMを実証するために,シリコンデータ測定を提示した。ビットエラーレートは,ウエハレベルで8Mbテストチップに対して50パーセントでゼロ故障ビットカウントを達成した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 故障 ,  適応性 ,  はんだ ,  *呼出時間 ,  パルス ,  キャラクタリゼーション ,  *CMOS
準シソーラス用語： *CMOSプロセス ,  *FinFET ,  テストチップ ,  ビット誤り率 ,  ウエハレベル , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (8件)： FinFET ,  論理 ,  CMOSプロセス ,  読取 ,  アクセス時間 ,  埋め込み ,  STT-MRAM ,  マクロ