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J-GLOBAL ID：202102224739549834   整理番号：21A0276354

正確なヒステリシス制御による低電力ラッチコンパレータ【JST・京大機械翻訳】

Low-power latch comparator with accurate hysteresis control

著者 (2件)： Khanfir Leiela (Laboratory of Analysis, Design and Control of Systems, University of Tunis El Manar, National Engineering School of Tunis, Tunis, 1002, Tunisia) ,  Mouiene Jaouhar (Department of Electrical Engineering, College of Engineering, Prince Sattam Bin Abdulaziz University, Al Kharj, 11942, Saudi Arabia)
資料名： Journal of Electrical Engineering (Web)  (Journal of Electrical Engineering (Web))
巻： 71  号： 6  ページ： 379-387  発行年： 2020年 
JST資料番号： U8048A  ISSN： 1339-309X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 最近の研究は,動的コンパレータのヒステリシスを制御する方法を見つけることに焦点を合わせている。提案した技術は,幾何学的次元調整またはディジタル制御のいずれかに基づいている。最初のケースは,ポスト製作制御を許さないが,2番目は,限られた精度を有する。本論文では,アナログ電圧を用いた外部ヒステリシス調整による新しい動的コンパレータ設計を示した。これは,特定のサイジングを有する制御デバイスを含むアーキテクチャを提案することにより達成される。これは,電力消費をできるだけ低く保ちながら,設計複雑性の著しい増加なしに実行される。設計を解析し,提案した解が固有回路特性に影響することなく正確なヒステリシス調整を可能にすることを示した。180nmの市販のCMOS技術を用いて動的コンパレータも実装した。結果は,制御電圧の550mVの変動が入力条件に従って0~40mVの範囲の正確なヒステリシス調整を可能にすることを示した。さらに,動的技術の使用と組み合わせた回路の単純さは,116fJ/決定に等しいFoMと180μm2のシリコン面積を持つエネルギーに関して,最新の最先端技術と比較して,最良の性能を達成した。Please refer to the publisher for the copyright holders. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *電圧 ,  ヒステリシス ,  制御装置 ,  ディジタル制御 ,  ケイ素 ,  電力消費 ,  サイジング ,  アナログ系 ,  コンパレータ ,  回路特性 ,  計算機アーキテクチャ
準シソーラス用語： 複雑性 ,  *低電力化 ,  CMOS技術 ,  ヒステリシス制御 , 【Automatic Indexing@JST】

著者キーワード (5件)： 動的比較器 ,  ヒステリシス解析 ,  ヒステリシス制御 ,  低電力 ,  Schmittトリガ

分類 (3件)： 半導体集積回路  (NC03162T) ,  その他の電子回路  (NC05090X) ,  AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (3件)： ヒステリシス制御 ,  低電力 ,  コンパレータ