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J-GLOBAL ID：202102234384669901   整理番号：21A0562631

67.6dBダイナミックレンジに到達する入力適応利得を有する電力効率の良いECGフロントエンド【JST・京大機械翻訳】

A Power Efficient ECG Front-End with Input-Adaptive Gain Reaching 67.6-dB Dynamic Range

著者 (6件)： Liheng Liu (School of Microelectronics, Xi’an Jiaotong University,Xi’an,China,710049) ,  Zhang Yanlong (School of Microelectronics, Xi’an Jiaotong University,Xi’an,China,710049) ,  Dong Li (School of Microelectronics, Xi’an Jiaotong University,Xi’an,China,710049) ,  Xin Youze (School of Microelectronics, Xi’an Jiaotong University,Xi’an,China,710049) ,  Gao Shengwei (School of Microelectronics, Xi’an Jiaotong University,Xi’an,China,710049) ,  Geng Li (School of Microelectronics, Xi’an Jiaotong University,Xi’an,China,710049)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： A-SSCC  ページ： 1-4  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 心電図(ECG)検出では,アナログフロントエンド(AFE)は,通常,高ダイナミックレンジ(DR)で10から12ビット分解能のADCを必要とする高振幅変動と信号を区別する必要がある。本論文では,入力適応制御論理を提案し,実装し,AFEが入力信号の振幅に従って増幅器の利得を制御でき,それは共通モードレベル近くで67.6dBのDRに達する8ビットSAR ADCを可能にした。この設計は,アナログエンドの設計の困難さがディジタルバックエンドに変換される強力なバックエンドキャリブレーションプロセスに依存し,今日では良好で実用的な方法である。提案した構造を0.18μm$標準CMOSプロセスで実装した。測定結果は,入力振幅が6dBから35dBの範囲で減少するとき,SNDRが基本的に不変であり,従来の8ビットSAR ADCと比較して,DRが20.3dB増加したことを示した。ADCと余分な制御論理は,500S/sのサンプリング速度で1Vの供給の下で8.4nWを消費した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 増幅器 ,  適応制御 ,  心電図 ,  分解能 ,  アナログ系 ,  振幅ゆらぎ ,  *利得 ,  ディジタル方式 ,  *ダイナミックレンジ ,  *電力効率
準シソーラス用語： CMOSプロセス ,  サンプリング速度 ,  SNDR ,  アナログフロントエンド ,  入力信号 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： ダイナミックレンジ ,  適応 ,  利得 ,  電力効率 ,  ECG ,  フロントエンド