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J-GLOBAL ID：202102241191778418   整理番号：21A2805710

クラスグループに基づくVDFにおける低減のための高速アーキテクチャ【JST・京大機械翻訳】

A High-Speed Architecture for the Reduction in VDF Based on a Class Group

著者 (4件)： Song Yifeng (Nanjing University,School of Electronic Science and Engineering,Nanjing,China) ,  Zhu Danyang (Nanjing University,School of Electronic Science and Engineering,Nanjing,China) ,  Tian Jing (Nanjing University,School of Electronic Science and Engineering,Nanjing,China) ,  Wang Zhongfeng (Nanjing University,School of Electronic Science and Engineering,Nanjing,China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： SOCC  ページ： 147-152  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 仕事の証明(POW)プロセスに関与する莫大なエネルギー消費のため,資源効率の良いブロックチェーンシステムが放出されようとされている。検証が遅く,検証が容易である検証可能遅延関数(VDF)は,次世代ブロックチェーンシステムのカーネル関数であると考えられる。一般に,大規模分割と乗算演算のような多くの複雑な操作を含むクラスグループ上の縮小は,VDFにおいて大きな部分を取る。本論文では,初めて,アルゴリズム変換とアーキテクチャ最適化を組み込むことによる低減のための高速アーキテクチャを提案した。最初に,最速縮小アルゴリズムに基づき,著者らは,大規模分割を効率的に除去することができる新規変換方法を導入することによって,それをよりハードウェアに優しいものにするために,修正版を提示した。第二に,高並列化およびパイプライン化アーキテクチャを,待ち時間およびクリティカルパスを減らすために,大数乗算および加算演算のためにそれぞれ考案した。第3に,コンパクトな状態機械を開発し,計算の時間で最大重複を可能にした。実験結果は,2048ビットの入力幅で209715の縮小ステップを計算するとき,提案した設計が100MHz周波数においてAltera Stratix-10FPGA上で動作する137.652msだけであり,一方,オリジナルアルゴリズムは3.6GHz周波数においてi7-6850KCPU上で動作するとき,3278msを必要とすることを示した。このように,先進CPU上でほぼ24xの劇的な高速化を得た。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  最適化 ,  演算 ,  乗算 ,  ハードウェア ,  待ち時間 ,  エネルギー消費 ,  加算 ,  高速化 ,  *計算機アーキテクチャ ,  クリニカルパス
準シソーラス用語： Kernel関数 ,  資源効率 ,  ブロックチェーン , 【Automatic Indexing@JST】

分類 (2件)： 図形・画像処理一般  (JE04010I) ,  パターン認識  (JE07000S)

タイトルに関連する用語 (4件)： クラス ,  グループ ,  VDF ,  アーキテクチャ