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J-GLOBAL ID：202102247103554533   整理番号：21A0993941

高集積および低エネルギーパワーゲーティング応用のためのスピン-軌道-トルク(SOT)磁気トンネル接合デバイスを用いたハイブリッド不揮発性フリップフロップ【JST・京大機械翻訳】

Hybrid Non-Volatile Flip-Flops Using Spin-Orbit-Torque (SOT) Magnetic Tunnel Junction Devices for High Integration and Low Energy Power-Gating Applications

著者 (2件)： Park Jaeyoung (School of Computer Science and Electronic Engineering, Handong Global University, Pohang 37554, Korea) ,  Park Jaeyoung (School of Electronic Engineering, Soongsil University, Seoul 06978, Korea)
資料名： Electronics (Web)  (Electronics (Web))
巻： 9  号： 9  ページ： 1406  発行年： 2020年 
JST資料番号： U7178A  ISSN： 2079-9292  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： スイス (CHE)  言語： 英語 (EN)

抄録/ポイント： 電力ゲーティングの間の一時的貯蔵のための通常の操作とスピン-軌道-トルク磁気トンネル接合(SOT-MTJ)装置における静的貯蔵のための従来のCMOSフリップフロップから成る2つの新規ハイブリッド非揮発性フリップフロップ(NVFF)を提示した。提案したNVFFsは,面積を減らすためにMTJにデータを保存し復元するための標準CMOSフリップフロップインフラストラクチャの一部を再利用する。さらに,提案したNVFFsは,MTJを貯蔵するのに使用される書き込み電流を再利用し,他のMTJを時間的に書き込み,50%の貯蔵エネルギー削減をもたらす。面積をさらに低減するために,MTJの外部端末の数は,短い物理的端末を短くすることによって減少する。提案したSTT-Like SOT構成を用いた端末の除去は,より少ないトランジスタを制御にもたらす。提案したNVFF回路を14nmの技術ノードで実装するコンパクトなMTJモデルを用いて評価した。解析は,MTJにアクセスするために3つまたは2つの最小サイズのNMOSトランジスタが追加されるので,従来のDフリップフロップと比較して,面積オーバーヘッドは10.3%と6.9%だけであることを示した。最良の以前に知られているNVFFsと比較して,提案したNVFFは面積オーバーヘッドに関して28倍の改善を有した。Copyright 2021 The Author(s) All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 電流 ,  トランジスタ ,  *トルク ,  *双安定回路 ,  端末装置 ,  再利用 ,  非揮発性 ,  CMOS
準シソーラス用語： *磁気トンネル接合 ,  オーバヘッド ,  低エネルギー ,  スピントルク ,  *パワーゲーティング ,  エネルギー削減 ,  Dフリップフロップ , 【Automatic Indexing@JST】

著者キーワード (5件)： フリップフロップ ,  磁気トンネル接合 ,  スピン軌道トルク ,  スピン移動トルク ,  電力ゲーティング

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (24件)：

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• Jeong, K.; Kahng, A.B.; Kang, S.; Rosing, T.S.; Strong, R. MAPG: Memory access power gating. In Proceedings of the 2012 Design, Automation & Test in Europe Conference & Exhibition (DATE), Dresden, Germany, 12-16 March 2012.
• Natsui, M.; Suzuki, D.; Sakimura, N.; Nebashi, R.; Tsuji, Y.; Morioka, A.; Sugibayashi, T.; Miura, S.; Honjo, H.; Kinoshita, K.; et al. Nonvolatile logic-in-memory array processor in 90 nm MTJ/MOS achieving 75% leakage reduction using cycle-based power gating. In Proceedings of the 2013 IEEE International Solid-State Circuits Conference Digest of Technical Papers, San Francisco, CA, USA, 17-21 February 2013.
• Rajaei, R.; Gholipour, A. Low Power, Reliable, and Nonvolatile MSRAM Cell for Facilitating Power Gating and Nonvolatile Dynamically Reconfiguration. IEEE Trans. Nanotechnol. 2018, 17, 261-267.
• Kang, S.H. STT-MRAM for energy-efficient mobile computing and connectivity: System-on-chip perspectives. In Proceedings of the 2013 Third Berkeley Symposium on Energy Efficient Electronic Systems (E3S), Berkeley, CA, USA, 28-29 October 2013.

タイトルに関連する用語 (10件)： 集積 ,  低エネルギー ,  パワーゲーティング ,  応用 ,  スピン ,  軌道 ,  トルク ,  磁気トンネル接合 ,  不揮発性 ,  フリップフロップ