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J-GLOBAL ID：202102248361390936   整理番号：21A0667703

DNN加速器における相互接続帯域幅とメモリアクセスに対する部分和の影響【JST・京大機械翻訳】

On the Impact of Partial Sums on Interconnect Bandwidth and Memory Accesses in a DNN Accelerator

著者 (1件)： Chandra Mahesh (NXP Semiconductors,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ICIIS  ページ： 511-515  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 専用加速器は,深層ニューラルネットワーク(DNN)アプリケーションの巨大な資源要求に対処するために設計されている。電力,性能と面積(PPA)制約は,これらの加速器で利用可能なMACの数を制限する。膨大な数のMACを必要とする畳込み層は,しばしば複数の反復サブタスクに分割される。これは相互接続やメモリ帯域幅などの利用可能なシステム資源に巨大な圧力を与える。これらのサブタスクに対する特徴マップの最適分割は,帯域幅要求を大幅に削減できる。いくつかの加速器は,ローカルメモリを実行することによってオフチップまたは相互接続転送を避ける。しかし,メモリアクセスは,まだ実行され,そして,縮小帯域幅は,そのようなアーキテクチャの電力節約を助けることができる。本論文では,最適帯域幅に対する特徴マップを分割し,帯域幅に対するそのような分割の影響を評価するための一次解析法を提案した。この帯域幅は,基本演算を実行することができるアクティブメモリコントローラを設計することによって節約できる。最適分割と能動メモリ制御装置が40%帯域幅低減を達成できることを示した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加速器 ,  *記憶装置 ,  畳込み ,  電力 ,  *相互接続 ,  演算 ,  応用プログラム ,  *帯域幅 ,  計算機アーキテクチャ
準シソーラス用語： *メモリアクセス ,  ディープニューラルネットワーク , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： 加速器 ,  相互接続 ,  帯域幅 ,  メモリアクセス