文献

J-GLOBAL ID：202102252572921172   整理番号：21A0448103

フラットフェージング通信路上のFECによるGPU加速QPSKトランシーバ【JST・京大機械翻訳】

GPU-accelerated QPSK Transceiver with FEC over a Flat-fading Channel

著者 (2件)： Muzammil Rehan (Aligarh Muslim University,Department of Electronics Engineering Z.H.C.E.T,Aligarh,India) ,  Wajid Mohd (Aligarh Muslim University,Department of Electronics Engineering Z.H.C.E.T,Aligarh,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： PDGC  ページ： 491-495  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 無線チャネルにおけるRayleighフラットフェージング経路は誤差をもたらし,これは検出タスクを非常に困難にする。このような場合,前方誤差補正(FEC)を用いて,良好な性能を提供した。本論文は,閾値検出とFECを用いたQPSK受信機のテストを,(8,4)ブロック符号化復号化の形式で与えた。全システムをフラットフェージングチャネル上の既知のディジタル画像を送信して試験し,検出を閾値検出プロセスを用いて行った。ごく最近,過剰な並列プログラミングシステムとしてのプログラマブルグラフィックス処理ユニット(GPU)の出現は,高性能計算を可能にした。本研究では,NVIDIA GTX1050 Ti GPUを用いてトランシーバの実装と試験を行なった。画像は,FECと共にフラットフェージングチャネル上で伝送され,結果は,ビットエラーレート(BER)対信号対雑音比(SNR)曲線の形で得られる。すべてのベースバンド処理をNVIDIA GPUにおいて実行して,いくつかの計算をCPUにおいて実行した。この論文の目的は,逐次プログラミング装置,CPUと比較して,高並列演算機械,GPUを用いて,多くの処理時間を節約できることを示した。高速化を結果で示した。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： SN比 ,  加工時間 ,  受信機 ,  *送受信機 ,  誤り訂正 ,  *通信 ,  並列演算 ,  ディジタル画像 ,  高速化 ,  *QPSK
準シソーラス用語： ビット誤り率 ,  並列プログラミング ,  GPU【プロセッサ】 ,  *フラットフェージング ,  無線チャネル , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： フラット ,  フェージング通信路 ,  FEC ,  GPU ,  加速 ,  QPSK ,  トランシーバ