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J-GLOBAL ID：202102261723443188   整理番号：21A0150756

高性能メモリを活用するCNN加速器のためのスケーラブルなアーキテクチャ【JST・京大機械翻訳】

A Scalable Architecture for CNN Accelerators Leveraging High-Performance Memories

著者 (4件)： Hattink Maarten (Department of Electrical Engineering) ,  Di Guglielmo Giuseppe (Columbia University in the City of New York,Department of Computer Science,New York,USA) ,  Carloni Luca P. (Columbia University in the City of New York,Department of Computer Science,New York,USA) ,  Bergman Keren (Department of Electrical Engineering)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： HPEC  ページ： 1-6  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： FPGAベースの加速器がユビキタスで,より強力になるので,高性能メモリ(HPM)との統合の需要は成長する。HPMsは標準DDR4 DRAMよりはるかに大きな帯域幅を提供するが,メモリとFPGAコア間の待ち時間の増加や帯域幅不整合などの新しい設計課題を導入する。本論文では,これらの課題に対処し,メモリの高帯域幅を完全に利用するために,特別に考案された畳み込みニューラルネットワークアクセラレータのためのスケーラブルアーキテクチャを提示した。高レベル合成を用いて設計した加速器は高度に構成可能である。そのアーキテクチャの本質的な並列性は,利用可能なメモリ帯域幅を飽和するまでのほぼ完全なスケーリングを可能にする。Copyright 2021 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加速器 ,  *記憶装置 ,  帯域幅 ,  待ち時間 ,  不整合 ,  DRAM ,  *計算機アーキテクチャ ,  FPGA
準シソーラス用語： ユビキタス ,  アクセラレータ ,  畳込みニューラルネットワーク , 【Automatic Indexing@JST】

分類 (3件)： 医用画像処理  (JE04020T) ,  NMR一般  (BM07041R) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 高性能 ,  活用 ,  CNN ,  加速器 ,  アーキテクチャ