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J-GLOBAL ID：202102263483528595   整理番号：21A0560375

8ビットAVRベースセンサノード上のSHA-3ハッシュ関数の効率的実装【JST・京大機械翻訳】

Efficient Implementation of SHA-3 Hash Function on 8-Bit AVR-Based Sensor Nodes

著者 (3件)： Kim YoungBeom (Department of Information Security, Cryptology, and Mathematics, Kookmin University, Seoul, South Korea) ,  Choi Hojin (Department of Information Security, Cryptology, and Mathematics, Kookmin University, Seoul, South Korea) ,  Seo Seog Chung (Department of Information Security, Cryptology, and Mathematics, Kookmin University, Seoul, South Korea)
資料名： Lecture Notes in Computer Science  (Lecture Notes in Computer Science)
巻： 12593  ページ： 140-154  発行年： 2021年 
JST資料番号： H0078D  ISSN： 0302-9743  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 2015年に現在使用されているSHA-2アルゴリズムを置き換えるための標準SHA-3ハッシュアルゴリズムとして,KeccakアルゴリズムをNISTによって選択した。SHA-3はSHA-2と比較してセキュリティを改善したが,ソフトウェア実装におけるその低い性能はその広い使用を制限する。本論文では,WSNsのセンサデバイスに支配的に使用される8ビットAVRマイクロコントローラ(MCU)に関する最適化SHA-3実装を提案した。現在まで,そのセキュリティの重要性にもかかわらず,SHA-3の最適化に関する研究はわずかしかない。さらに,ハッシュ関数,特にSHA-3を8ビットAVR MCU上で最適化することは,非常に困難である。これは,SHA-3の内部状態が1,600ビットであり,それはAES,ARIAなどの対称アルゴリズム(典型的に128ビット)の内部状態よりはるかに大きいためである。言い換えれば,AVR MCUのレジスタにSHA-3の内部状態全体を収容することは困難であり,それは計算中に重いメモリアクセスを招く。従って,SHA-3アルゴリズムの構造を解析し,内部状態の各車線がSHA-3の各プロセスに対して独立に実行できることを見出した。この事実を用いて,内部状態へのメモリアクセスの時間を効率的に低減できる最適化法を提案した。メモリアクセスを最小化するこの提案方法により,SHA3-256の実装は,8ビットAVR MCUに関する以前の最良研究と比較して500バイトメッセージをハッシュするとき,性能改善の約25.0%を達成した。知る限りでは,著者らのソフトウェアは,これまでAVRプラットフォーム上で最も速いSHA-3実装である。さらに,提案した最適化手法は16ビットMSP430,32ビットRISC-VおよびARMベースMCUのような他の組込みMCUに容易に拡張できる。Copyright Springer Nature Switzerland AG 2021 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  最適化 ,  対称性 ,  最適化手法 ,  レジスタ ,  ソフトウェア ,  マイクロコントローラ ,  *ハッシュ関数 ,  RISCマシン ,  セキュリティ
準シソーラス用語： メモリアクセス ,  センサデバイス , 【Automatic Indexing@JST】

著者キーワード (6件)： SHA-3 ,  Keccakアルゴリズム ,  8ビットAVR MCU ,  埋め込み ,  マイクロコントローラ ,  WSN

分類 (2件)： 符号理論  (ND02030R) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： AVR ,  センサノード ,  SHA-3 ,  ハッシュ関数 ,  実装