文献

J-GLOBAL ID：202102263921627308   整理番号：21A0993996

動的および部分的再構成可能FPGA上のモジュールマージングによる資源分割およびアプリケーションスケジューリング【JST・京大機械翻訳】

Resource Partitioning and Application Scheduling with Module Merging on Dynamically and Partially Reconfigurable FPGAs

著者 (7件)： Wang Zhe (College of Electrical and Information Engineering, Hunan University, Changsha 410082, China) ,  Wang Zhe (College of Electronic Science and Technology, National University of Defense Technology, Changsha 410073, China) ,  Tang Qi (College of Electronic Science and Technology, National University of Defense Technology, Changsha 410073, China) ,  Guo Biao (College of Electrical and Information Engineering, Hunan University, Changsha 410082, China) ,  Guo Biao (College of Electronic Science and Technology, National University of Defense Technology, Changsha 410073, China) ,  Wei Ji-Bo (College of Electronic Science and Technology, National University of Defense Technology, Changsha 410073, China) ,  Wang Ling (College of Electrical and Information Engineering, Hunan University, Changsha 410082, China)
資料名： Electronics (Web)  (Electronics (Web))
巻： 9  号： 9  ページ： 1461  発行年： 2020年 
JST資料番号： U7178A  ISSN： 2079-9292  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： スイス (CHE)  言語： 英語 (EN)

抄録/ポイント： FPGAに基づく動的部分再構成可能(DPR)技術は,処理効率と電力消費におけるその利点のため,高性能計算(HPC)の分野で広く適用されている。実行効率におけるDPRの利点を完全に利用するために,実際の応用要求と客観的制約に適合するDPRシステムモデルを構築した。再構成順序と依存性の一貫性に従って,著者らは,シミュレーテッドアニーリング(SA)に基づく2つのアルゴリズムを提案した。アルゴリズムはFPGA資源をいくつかの領域に分割し,領域へのタスクをスケジュールする。アルゴリズムの性能を改善するために,タスク実行の並列性を改善し,収束速度をスピードアップするための新しいソリューション生成法を設計するため,モジュール併合技術を利用した。実験結果は,提案したアルゴリズムが混合整数線形計画法(MILP),反復スケジューラ(IS),およびアリコロニー最適化(ACO)より低い時間複雑性を有することを示した。より多くのタスクを有するアプリケーションのために,提案したアルゴリズムは,より短い時間でより良い分割とスケジューリング結果を作り出す際に,性能優位性を示した。Copyright 2021 The Author(s) All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  *スケジューリング ,  *マージング ,  電力消費 ,  システムモデル ,  再構成 ,  *応用プログラム ,  シミュレーテッドアニーリング ,  *FPGA
準シソーラス用語： アリコロニー最適化 ,  混合整数線形計画法 ,  収束速度 ,  高性能コンピューティング ,  *再構成可能性 ,  スケジューラ , 【Automatic Indexing@JST】

著者キーワード (5件)： 動的部分再構成 ,  スケジューリング ,  分割 ,  FPGA ,  シミュレーテッドアニーリング

分類 (2件)： オペレーティングシステム  (JD03020J) ,  半導体集積回路  (NC03162T)

引用文献 (33件)：

• Nurvitadhi, E.; Sheffield, D.; Sim, J.; Mishra, A.; Venkatesh, G.; Marr, D. Accelerating binarized neural networks: Comparison of FPGA, CPU, GPU, and ASIC. In Proceedings of the 2016 International Conference on Field-Programmable Technology (FPT), Xi’an, China, 7-9 December 2016.
• Xilinx. Available online: https://www.xilinx.com/support/documentation/sw_manuals/xilinx2020_1/ug909-vivado-partial-reconfiguration.pdf (accessed on 23 June 2020).
• Kara, K.; Alistarh, D.; Alonso, G.; Mutlu, O.; Zhang, C. FPGA-accelerated dense linear machine learning: A precision-convergence trade-off. In Proceedings of the 2017 IEEE 25th Annual International Symposium on Field-Programmable Custom Computing Machines (FCCM), Napa, CA, USA, 30 April-2 May 2017.
• Njiki, M.; Elouardi, A.; Bouaziz, S.; Casula, O.; Roy, O. A multi-FPGA architecture-based real-time TFM ultrasound imaging. J. Real Time Image Process. 2019, 16, 505-521.
• Lentaris, G.; Stratakos, I.; Stamoulias, I.; Soudris, D.; Lourakis, M.; Zabulis, X. High-performance vision-based navigation on SoC FPGA for spacecraft proximity operations. IEEE Trans. Circuits Syst. Video Technol. 2019, 30, 1188-1202.

タイトルに関連する用語 (7件)： 再構成可能 ,  FPGA ,  モジュール ,  マージング ,  資源分割 ,  アプリケーション ,  スケジューリング