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J-GLOBAL ID:202102264377291077   整理番号:21A0332098

勾配降下法を用いた回路遅延の劣化予測について

A Degradation Prediction of Circuit Delay Using A Gradient Descent Method
著者 (5件):
資料名:
巻: 120  号: 288(DC2020 59-68)  ページ: 1-6 (WEB ONLY)  発行年: 2020年12月04日 
JST資料番号: U2030A  ISSN: 2432-6380  資料種別: 会議録 (C)
記事区分: 短報  発行国: 日本 (JPN)  言語: 日本語 (JA)
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最先端のVLSIでは経年劣化に起因する故障の発生が懸念されており,高信頼システムに使用される場合,回路の劣化による故障が発生する時期を予測し,故障発生前に対処可能にすることが求められる.本研究では,代表的な劣化現象である回路遅延の増加をオンチップ遅延測定によって捕らえ,将来の回路遅延の劣化度合いを予測する手法を提案する.提案手法では,劣化シミュレーションや長期信頼性試験,代表チップを用いた予備実験で得られる回路遅延値から初期の予測モデルを作成し,個々のチップに対して実際の測定値に基づくオフセット補正及び勾配降下法を用いた動的なモデル更新により,製造ばらつきや運用状況の差異を反映した劣化予測を行う.実チップの劣化加速試験のデータを用いた評価実験から,提案手法は,製造ばらつきや運用状況の差異による劣化傾向の変化に対応した遅延劣化の予測モデルを構築できることを示す.(著者抄録)
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分類 (2件):
分類
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固体デバイス計測・試験・信頼性  ,  半導体集積回路 
引用文献 (22件):
  • N. Kanekawa, E. Ibe, T. Suga, and Y. Uematsu, Dependability in Electronic Systems: Mitigation of Hardware Failures, Soft Errors, and Electro -Magnetic Disturbances, Springer, ISBN 9781441967145, 2010.
  • Y. Li, Y. M. Kim, E. Mintarno, D. S. Gardner, and S. Mitra, ′′Overcoming early-life failure and aging for robust systems,′′ IEEE Design & Test of Computers, Vol.26, No.6, pp.28-39, Nov/Dec. 2009.
  • W. Wang, V. Reddy, A. T. Krishnan, R. Vattikonda, S. Krishnan, and Y. Cao, ′′Compact modeling and simulation of circuit reliability for 65-nm CMOS technology,′′ IEEE Trans. on Device and Materials Reliability, Vol. 7, No. 4, pp. 509-517, Dec. 2007.
  • S. Srinivasan, R. Krishnan, P. Mangalagiri, Y. Xie, V. Narayanan, M. J. Irwin, and K. Sarpatwari, ′′Toward increasing FPGA lifetime,′′ IEEE Trans. on Dependable and Secure Computing, Vol.5 No.2, pp.115-127, Apr.-June 2008.
  • R. J. Baker, CMOS: Circuit Design, Layout, and Simulation, 3rd Edition, Wiley-IEEE Press, ISBN 9780470881323, 2011.
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