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J-GLOBAL ID：202102264619891942   整理番号：21A0993343

55nm MTCMOSにおける低電力高速センス増幅器ベースのフリップフロップ【JST・京大機械翻訳】

A Low-Power High-Speed Sense-Amplifier-Based Flip-Flop in 55 nm MTCMOS

著者 (7件)： You Heng (Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029, China) ,  You Heng (School of Electronic, Electrical and Communication Engineering, University of Chinese Academy of Sciences, Beijing 100049, China) ,  Yuan Jia (Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029, China) ,  Tang Weidi (Department of Electronic Science and Technology, University of Science and Technology of China, Hefei 230026, China) ,  Yu Zenghui (Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029, China) ,  Qiao Shushan (Institute of Microelectronics of Chinese Academy of Sciences, Beijing 100029, China) ,  Qiao Shushan (School of Electronic, Electrical and Communication Engineering, University of Chinese Academy of Sciences, Beijing 100049, China)
資料名： Electronics (Web)  (Electronics (Web))
巻： 9  号： 5  ページ： 802  発行年： 2020年 
JST資料番号： U7178A  ISSN： 2079-9292  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： スイス (CHE)  言語： 英語 (EN)

抄録/ポイント： 本論文では,低電力高速動作に適したセンス増幅器ベースのフリップフロップ(SAFF)を提案した。新しい感覚増幅器段階と新しい単一終端ラッチステージの採用により,フリップフロップの電力と遅延を大幅に低減した。条件付きカットオフ戦略をラッチに適用し,グリッチフリーおよびコンテンションフリー操作を達成した。さらに,提案したSAFFは,MTCMOS最適化を採用することによって,低電圧操作を提供することができる。SMIC 55nm MTCMOSに基づくレイアウト後シミュレーション結果は,提案したSAFFが従来のSAFFと比較して,CK-to-Q遅延の41.3%低減と電力(25%入力データトグルレート)の36.99%の削減を達成することを示した。さらに,遅延と電力はマスタスレーブフリップフロップ(MSFF)のものより小さい。提案したSAFFの電力遅延積は,従来のSAFFおよびMSFFと比較して,それぞれ2.7および3.55改善を示した。提案したフリップフロップの面積は8.12m2(5.8m1.4m)で,従来のSAFFのそれと同様であった。MTCMOS最適化の採用によって,提案したSAFFは,0.4Vという低い供給電圧でもロバスト操作を提供することができた。Copyright 2021 The Author(s) All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  シミュレーション ,  *増幅器 ,  *電力 ,  *双安定回路 ,  *センス増幅器 ,  グリッチ ,  ロバスト性
準シソーラス用語： 供給電圧 ,  低電圧 ,  *低電力化 ,  電力遅延積 , 【Automatic Indexing@JST】

著者キーワード (5件)： 低電力 ,  高速 ,  フリップフロップ ,  センス増幅器 ,  MTCMOS

分類 (4件)： その他の電子回路  (NC05090X) ,  電源回路  (NC05060Q) ,  増幅回路  (NC05040U) ,  集積回路一般  (NC03161C)

引用文献 (13件)：

• Teh, C.K.; Fujita, T.; Hara, H.; Hamda, M. A 77% energy-saving 22-transistor single-phase-clocking D-flip-flop with adaptive-coupling configuration in 40nm CMOS. In Proceedings of the IEEE Int. Solid-State Circuits Conf, San Francisco, CA, USA, 20-24 February 2011.
• Suzuki, V.; Odagawa, K.; Abe, T. Clocked CMOS calculator circuitry. IEEE J. Solid-State Circuits 1974, 8, 462-469.
• Partovi, H.; Burd, R.; Salim, U.; Weber, F.; Digregorio, L.; Draper, D. Flow-through latch and edge triggered flip-flop hybrid elements. In Proceedings of the IEEE International Solid-State Circuits Conference, Digest of TEchnical Papers, ISSCC. San Francisco, CA, USA, 8-10 February 1996.
• Naffziger, S.D.; Colon-Bonet, G.; Fischer, T.; Riedlinger, R.; Sullivan, T.J.; Grutkowski, T. The implementation of the Itanium 2 microprocessor. IEEE J. Solid-State Circuits 2002, 37, 1448-1460.
• Alioto, M.; Consoli, E.; Palumbo, G. General strategies to design nanometer flip-flops in the energy-delay space. IEEE Trans. Circuits Syst. I, Reg. Papers 2010, 57, 1583-1596.

タイトルに関連する用語 (4件)： MTCMOS ,  低電力 ,  センス増幅器 ,  フリップフロップ