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J-GLOBAL ID：202102276547390198   整理番号：21A1474404

異種システムオンチップのための効率的なデコンボリューションアーキテクチャ【JST・京大機械翻訳】

Efficient Deconvolution Architecture for Heterogeneous Systems-on-Chip

著者 (4件)： Perri Stefania (Department of Mechanical, Energy and Management Engineering, University of Calabria, 87036 Rende, Italy) ,  Sestito Cristian (Department of Informatics, Modeling, Electronics and System Engineering, University of Calabria, 87036 Rende, Italy) ,  Spagnolo Fanny (Department of Informatics, Modeling, Electronics and System Engineering, University of Calabria, 87036 Rende, Italy) ,  Corsonello Pasquale (Department of Informatics, Modeling, Electronics and System Engineering, University of Calabria, 87036 Rende, Italy)
資料名： Journal of Imaging (Web)  (Journal of Imaging (Web))
巻： 6  号： 9  ページ： 85  発行年： 2020年 
JST資料番号： U7220A  ISSN： 2313-433X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： スイス (CHE)  言語： 英語 (EN)

抄録/ポイント： 今日,畳み込みとデコンボリューションニューラルネットワークモデルは,いくつかのコンピュータビジョンアプリケーションで証明されている印象的な精度のおかげで,例外的に一般的である。これらのニューラルネットワークの全体的タスクをスピードアップするために,目的設計加速器は非常に望ましい。残念なことに,高い計算量と巨大なメモリ要求は,効率的なハードウェアアーキテクチャの設計,ならびに,資源と電力制約付き組込みシステムにおけるそれらの展開を,まだ非常に困難にしている。本論文では,2Dデコンボリューションを行うための,新しい目的設計ハードウェア加速器を提案した。提案した構造は従来のデコンボリューション法の問題を克服するハードウェア指向計算手法を適用し,フィールドプログラマブルゲートアレイデバイスに基づく任意の仮想システムオンチップ内に実装するのに適している。実際,新しい加速器は,採用した並列性を適切にスケーリングすることにより,高および低エンドデバイスの両方内で利用可能な資源に適合するために,簡単にスケーラブルである。用例として,深い畳み込み的生成的ネットワークモデルを加速するために活用するとき,Xilinx Zynq XC7Z020システムオンチップ(SoC)装置内に実装されたスタンドアロンユニットとして走る新規加速器は,72のGOPまで実行した。さらに,それは,ルックアップテーブル,フリップフロップ,ランダムアクセスメモリ,およびオンチップで利用可能なディジタル信号プロセッサのそれぞれ,500mW@200MHz未満と,5.6%,4.1%,17%,および96%を占める。同じデバイス内に収容した場合,新しい加速器を備えた全組込みシステムは,54GOPまで動作し,1.8W@150MHz以下の散逸をした。実装プラットフォームとして,ハイエンドVirtex-7 XC7VX690Tデバイスを用いるとき,900以上のGOPが実行可能になった。さらに,Zynq XC7Z045デバイス内に実装された最先端の競争者と比較して,ここで提案したシステムは,最大20%高い計算能力に達し,5.7少ないオンチップメモリ資源を用いて,電力消費と論理資源要求のそれぞれ60%以上と80%以上を節約する。Copyright 2021 The Author(s) All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 加速器 ,  記憶装置 ,  畳込み ,  ネットワーク ,  電力消費 ,  ニューラルネットワーク ,  *デコンボリューション ,  応用プログラム ,  ハードウェア ,  二次元 ,  コンピュータビジョン ,  *計算機アーキテクチャ ,  FPGA
準シソーラス用語： *システムオンチップ ,  *オンチップ , 【Automatic Indexing@JST】

著者キーワード (4件)： 画像デコンボリューション ,  生成敵対ネットワーク(GAN) ,  フィールドプログラマブルゲートアレイ(FPGA) ,  異種埋め込みシステム

分類 (2件)： ニューロコンピュータ  (JC06010Q) ,  専用演算制御装置  (JC04030Y)

引用文献 (27件)：

• Goodfellow, I.J.; Pouget-Abadie, J.; Mirza, M.; Xu, B.; Warde-Farley, D.; Ozair, S.; Courville, A.; Bengio, Y. Generative adversarial nets. In Proceedings of the 27th International Conference on Neural Information Processing Systems-Volume 2, Montreal, QC, Canada, 8-13 December 2014; pp. 2672-2680.
• Garcia-Garcia, A.; Orts-Escolano, S.; Oprea, S.; Villena-Martinez, V.; Garcia Rodriguez, J. A review on deep learning techniques for image and video semantic segmentation. Appl. Soft Comput. 2018, 70, 41-65.
• Dong, C.; Loy, C.C.; He, K.; Tang, X. Image super-resolution using deep convolutional networks. IEEE Trans. Pattern Anal. Mach. Intell. 2015, 38, 295-307.
• Dumoulin, V.; Visin, F. A Guide to Convolution Arithmetic for Deep Learning. Available online: https://arxiv.org/abs/1603.07285 (accessed on 14 July 2019).
• Sze, V.; Chen, Y.H.; Yang, T.J.; Emer, J.S. Efficient processing of deep neural networks: A tutorial and survey. Proc. IEEE 2017, 105, 2295-2329.

タイトルに関連する用語 (3件)： システムオンチップ ,  デコンボリューション ,  アーキテクチャ