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J-GLOBAL ID：202102286526258397   整理番号：21A0274112

機械学習加速器のアジャイルハードウェア設計のための新しい合成インフラストラクチャ【JST・京大機械翻訳】

SODA a new synthesis infrastructure for agile hardware design of machine learning accelerators

著者 (8件)： Minutoli Marco (Pacific Northwest National Laboratory Richland) ,  Castellana Vito Giovanni (Pacific Northwest National Laboratory Richland) ,  Tan Cheng (Pacific Northwest National Laboratory Richland) ,  Manzano Joseph (Pacific Northwest National Laboratory Richland) ,  Amatya Vinay (Pacific Northwest National Laboratory Richland) ,  Tumeo Antonino (Pacific Northwest National Laboratory Richland) ,  Brooks David (Harvard University) ,  Wei Gu-Yeon (Harvard University)
資料名： ACM Proceedings  (ACM Proceedings)
号： ICCAD ’20  ページ： 1-7  発行年： 2020年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： エッジデバイスのような次世代システムは,エネルギー,性能,面積,および待ち時間を含むいくつかの計量とともに,機械学習(ML)アルゴリズムの効率的処理を提供するであろう。しかしながら,MLの急速に発展する分野は,広範囲のアルゴリズムをサポートすることができる加速器を生成するのを非常に困難にする。同時に,手によるハードウェア記述言語(HDL)におけるアクセラレータの設計は,面倒で時間がかかり,設計空間の迅速な探索を許さない。本論文は,LLVMインフラストラクチャに基づくMLアプリケーション仕様集積回路(ASIC)チップレットをターゲットとする自動オープンソース高レベルMLフレームワーク-VerilogコンパイラであるSODAシンセサイザを論じた。SODAシンセサイザは,テンプレートと完全調節可能IPとマクロを組み合わせ,高レベル合成により生成された完全カスタム成分によって最適設計を実行することができる。すべてのこれらの成分は,拡張可能な資源ライブラリを通して提供され,商業およびオープンソース論理設計フローによって特徴付けられた。閉ループ設計空間探査エンジンを通して,開発者は,種々の次元に沿ったハードウェア設計を迅速に探究する。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  *加速器 ,  集積回路 ,  コンパイラ ,  応用プログラム ,  待ち時間 ,  *インフラストラクチャー ,  *ハードウェア設計 ,  ハードウェア記述言語 ,  ASIC ,  *機械学習 ,  周波数シンセサイザ
準シソーラス用語： Verilog ,  オープンソース ,  アクセラレータ , 【Automatic Indexing@JST】

著者キーワード (4件)： アジャイルハードウェア設計 ,  設計自動化 ,  高位合成 ,  オープンソース

分類 (2件)： その他の情報処理  (JE15050M) ,  計算機網  (JC03000K)

タイトルに関連する用語 (4件)： 機械学習 ,  加速器 ,  設計 ,  インフラストラクチャ