特許
J-GLOBAL ID：202103007099021948
複合連想メモリ回路
発明者：
,
出願人/特許権者：
代理人 (1件)：
井上 真一郎
公報種別：再公表公報
出願番号（国際出願番号）：JP2019039417
公開番号（公開出願番号）：WO2020-075658
出願日： 2019年10月05日
公開日（公表日）： 2020年04月16日
要約：
手書き文字認識のような認識アプリケーションにては、完全一致を見出せない場合が多く、そのような場合には幾分かの不一致を許容し、「ある程度以上一致している」と見なせるワードを判定し照合するワードを検出することが求められている。「Don‘t Care」の設定を変えた複数の行を用いることで、従来の3値連想メモリにても部分一致を検出することは可能であるが、複数の行を費やすことはコスト上のディメリットが大きかった。本発明にては、通常の連想メモリセルのアレイの他に、第2の連想メモリセルのアレイを備え、与えられる入力データとの間に期待する一致の程度(もしくは、不一致の程度)に応じた情報を第2の連想メモリセルのアレイの記憶回路に設定する。マッチの判定は、第1の連想メモリセルのアレイからマッチ線に生ずる電流と第2の連想メモリセルのアレイからマッチ線に生ずる電流とを比較することにより行う。
請求項（抜粋）：
複数のメモリセルからなる第1の記憶回路と第1のマッチ線とを有し、入力された第1の入力データと前記第1の記憶回路の記憶データとの一致ビット数に応じて前記マッチ線に電流を導通する第1の連想メモリセルのアレイと、
複数のメモリセルからなる第2の記憶回路と第2のマッチ線とを有し、入力もしくは所定の値に固定された第2の入力データと前記第2の記憶回路の記憶データとの一致ビット数に応じて前記マッチ線に電流を導通する第2の連想メモリセルのアレイと、
前記第2の連想メモリセルのアレイが前記第2のマッチ線に導通する電流と前記第1の連想メモリセルのアレイが前記第1のマッチ線に導通する電流により、前記第1の記憶回路の記憶データと前記第1の入力データとの一致の程度が、前記第2の記憶回路の記憶データと前記第2の入力データとの一致の程度以上であることを判定するマッチ判定回路と、
判定結果出力回路を備え、
マッチ判定回路の判定結果に応じて、前記判定結果出力回路より一致、もしくは、不一致を意味する出力する複合連想メモリ回路。
IPC (1件)：
FI (1件)：
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